JPH0846498A - 周波数位相比較器 - Google Patents
周波数位相比較器Info
- Publication number
- JPH0846498A JPH0846498A JP6176470A JP17647094A JPH0846498A JP H0846498 A JPH0846498 A JP H0846498A JP 6176470 A JP6176470 A JP 6176470A JP 17647094 A JP17647094 A JP 17647094A JP H0846498 A JPH0846498 A JP H0846498A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- circuit
- phase comparator
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本質的に入出力特性に不感帯の生じない周波
数位相比較器を提供することを目的とする。 【構成】 信号ＦREFはＤフリップフロップ２０に、信
号ＦVCOはＤフリップフロップ２１に入力される。Ｄフ
リップフロップ２０の出力はインバータ２２を介してＭ
ＯＳＦＥＴ２６に入力され、また第１の遅延回路１０に
入力される。Ｄフリップフロップ２１の出力は第２の遅
延回路１０とＭＯＳＦＥＴ２７に入力される。第１の遅
延回路１０と第２の遅延回路１１の出力は、アンド回路
２３で論理積を取られ、Ｄフリップフロップ２０、２１
のリセット端子に入力される。
数位相比較器を提供することを目的とする。 【構成】 信号ＦREFはＤフリップフロップ２０に、信
号ＦVCOはＤフリップフロップ２１に入力される。Ｄフ
リップフロップ２０の出力はインバータ２２を介してＭ
ＯＳＦＥＴ２６に入力され、また第１の遅延回路１０に
入力される。Ｄフリップフロップ２１の出力は第２の遅
延回路１０とＭＯＳＦＥＴ２７に入力される。第１の遅
延回路１０と第２の遅延回路１１の出力は、アンド回路
２３で論理積を取られ、Ｄフリップフロップ２０、２１
のリセット端子に入力される。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループ回路や
モータの位相制御回路に用いるに適した周波数位相比較
器に関する。
モータの位相制御回路に用いるに適した周波数位相比較
器に関する。
【０００２】
【従来の技術】近年、衛星放送などのディジタル・オー
ディオの登場によって、異なる標本化周波数で標本化さ
れたオーディオ信号を処理するディジタル・アナログ変
換装置が市場を賑わしている。ここで、例えば、衛星放
送のディジタル音声の転送レートは、Ａモード・ステレ
オでは約０．８Ｍビット／秒、Ｂモード・ステレオでは
約１．５Ｍビット／秒である。このように異なる転送レ
ートに対応するためには、上記装置に送られてくるディ
ジタル音声信号の転送レートに追従する位相同期ループ
回路（以下「ＰＬＬ」と略す）を備える必要がある。こ
のようなＰＬＬには、単なる位相比較機能のみの位相比
較器を用いたのでは引き込み範囲が狭くなるため使用で
きず、周波数比較機能を含めてもつ周波数位相比較器が
必需となる。
ディオの登場によって、異なる標本化周波数で標本化さ
れたオーディオ信号を処理するディジタル・アナログ変
換装置が市場を賑わしている。ここで、例えば、衛星放
送のディジタル音声の転送レートは、Ａモード・ステレ
オでは約０．８Ｍビット／秒、Ｂモード・ステレオでは
約１．５Ｍビット／秒である。このように異なる転送レ
ートに対応するためには、上記装置に送られてくるディ
ジタル音声信号の転送レートに追従する位相同期ループ
回路（以下「ＰＬＬ」と略す）を備える必要がある。こ
のようなＰＬＬには、単なる位相比較機能のみの位相比
較器を用いたのでは引き込み範囲が狭くなるため使用で
きず、周波数比較機能を含めてもつ周波数位相比較器が
必需となる。
【０００３】このような周波数位相比較器としては、従
来、図３に示すような回路を用いることが一般的であっ
た。図３において、２０、２１はＤフリップフロップ、
２２はインバータ、２３はアンド回路、２６はＰ型のメ
タル・オキサイド・セミコンダクタ電界効果型トランジ
スタ（以下「ＭＯＳＦＥＴ」と略す）、２７はＮ型のＭ
ＯＳＦＥＴである。２８は電源端子であり、電源ＶDDに
接続されている。
来、図３に示すような回路を用いることが一般的であっ
た。図３において、２０、２１はＤフリップフロップ、
２２はインバータ、２３はアンド回路、２６はＰ型のメ
タル・オキサイド・セミコンダクタ電界効果型トランジ
スタ（以下「ＭＯＳＦＥＴ」と略す）、２７はＮ型のＭ
ＯＳＦＥＴである。２８は電源端子であり、電源ＶDDに
接続されている。
【０００４】以上のように構成された従来の周波数位相
比較器について、以下にその動作を説明する。Ｄフリッ
プフロップ２０は一方の入力Ｄ端子を電源電圧ＶDDに吊
られており、クロック端子Ｃには信号ＦREFが入力され
ている。Ｄフリップフロップ２０のＱ出力端子はノード
Ａを通ってインバータ２２に入力され、アンド回路２３
の一方の入力端子に接続されている。インバータ２２の
出力はＰ型ＭＯＳＦＥＴのゲートに入力される。
比較器について、以下にその動作を説明する。Ｄフリッ
プフロップ２０は一方の入力Ｄ端子を電源電圧ＶDDに吊
られており、クロック端子Ｃには信号ＦREFが入力され
ている。Ｄフリップフロップ２０のＱ出力端子はノード
Ａを通ってインバータ２２に入力され、アンド回路２３
の一方の入力端子に接続されている。インバータ２２の
出力はＰ型ＭＯＳＦＥＴのゲートに入力される。
【０００５】一方、Ｄフリップフロップ２１も一方の入
力Ｄ端子を電源電圧ＶDDに吊られており、クロック端子
Ｃには信号ＦVCOが入力されている。このＤフリップフ
ロップ２１のＱ出力端子はノードＢを通ってアンド回路
２３の他方の入力端子に接続され、かつＮ型ＭＯＳＦＥ
Ｔ２７のゲートに入力される。アンド回路２３の出力
は、Ｄフリップフロップ２０及び２１のリセット入力端
子に接続されている。ノードＡとＢの両方がハイのとき
にはアンド回路２３の出力はハイとなり、Ｄフリップフ
ロップ２０と２１はリセットされる。
力Ｄ端子を電源電圧ＶDDに吊られており、クロック端子
Ｃには信号ＦVCOが入力されている。このＤフリップフ
ロップ２１のＱ出力端子はノードＢを通ってアンド回路
２３の他方の入力端子に接続され、かつＮ型ＭＯＳＦＥ
Ｔ２７のゲートに入力される。アンド回路２３の出力
は、Ｄフリップフロップ２０及び２１のリセット入力端
子に接続されている。ノードＡとＢの両方がハイのとき
にはアンド回路２３の出力はハイとなり、Ｄフリップフ
ロップ２０と２１はリセットされる。
【０００６】さて、図４には図３の回路の各部の信号波
形図を示している。波形ＦREFはＤフリップフロップ２
０の入力であり、波形ＦVCOはＤフリップフロップ２１
の入力である。下の３つの波形Ａ〜Ｃは、ノードＡ〜Ｃ
にそれぞれ対応する。同図において波形ＦREFに対して
波形ＦVCOが、区間ｔ1では位相が遅れている場合、区間
ｔ2は両者の位相が一致する場合、そして区間ｔ3では位
相が進んでいる場合を示す。
形図を示している。波形ＦREFはＤフリップフロップ２
０の入力であり、波形ＦVCOはＤフリップフロップ２１
の入力である。下の３つの波形Ａ〜Ｃは、ノードＡ〜Ｃ
にそれぞれ対応する。同図において波形ＦREFに対して
波形ＦVCOが、区間ｔ1では位相が遅れている場合、区間
ｔ2は両者の位相が一致する場合、そして区間ｔ3では位
相が進んでいる場合を示す。
【０００７】Ｄフリップフロップ２０及び２１のＱ端子
出力は、ＭＯＳＦＥＴ２６と２７を制御するのに用いら
れる。ノードＣに現れるこの周波数位相比較器の出力
は、ＭＯＳＦＥＴ２６だけがオンのとき、即ち区間ｔ1
では電源電圧ＶDDの出力が現れ、ＭＯＳＦＥＴ２７だけ
がオンのとき、即ち区間ｔ3ではグランドの出力が現
れ、両方のＭＯＳＦＥＴ２６と２７がオフの場合には、
即ち区間ｔ2やＤフリップフロップ２０、２１のいずれ
にも入力がない場合には常に高インピーダンス状態とな
る。
出力は、ＭＯＳＦＥＴ２６と２７を制御するのに用いら
れる。ノードＣに現れるこの周波数位相比較器の出力
は、ＭＯＳＦＥＴ２６だけがオンのとき、即ち区間ｔ1
では電源電圧ＶDDの出力が現れ、ＭＯＳＦＥＴ２７だけ
がオンのとき、即ち区間ｔ3ではグランドの出力が現
れ、両方のＭＯＳＦＥＴ２６と２７がオフの場合には、
即ち区間ｔ2やＤフリップフロップ２０、２１のいずれ
にも入力がない場合には常に高インピーダンス状態とな
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ＦREFとＦVCOの間の位相差がわずかな
場合にはノードＡ及びＢの出力パルス幅が狭いため、Ｍ
ＯＳＦＥＴ２６及び２７の周波数特性如何では出力パル
スが消滅する場合があり、これにより入出力特性に図５
に示すような不感帯を生じるという問題点がある。
従来の構成では、ＦREFとＦVCOの間の位相差がわずかな
場合にはノードＡ及びＢの出力パルス幅が狭いため、Ｍ
ＯＳＦＥＴ２６及び２７の周波数特性如何では出力パル
スが消滅する場合があり、これにより入出力特性に図５
に示すような不感帯を生じるという問題点がある。
【０００９】このような周波数位相比較器を、例えばＰ
ＬＬに用いた場合には入力周波数に対して精度よく追従
できなくなるばかりか、不感帯の区間でＰＬＬが見かけ
上発振したかのような症状を呈すること、即ち「バンバ
ン・モード」が発生することがあるという問題点があ
る。
ＬＬに用いた場合には入力周波数に対して精度よく追従
できなくなるばかりか、不感帯の区間でＰＬＬが見かけ
上発振したかのような症状を呈すること、即ち「バンバ
ン・モード」が発生することがあるという問題点があ
る。
【００１０】本発明は上記の問題点を解決するもので、
本質的に入出力特性に不感帯の生じない周波数位相比較
器を提供することを目的とする。
本質的に入出力特性に不感帯の生じない周波数位相比較
器を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の周波数位相比較器は、第１の周期的信号をク
ロック端子に受けるリセット端子付きの第１のＤフリッ
プフロップと、この第１のフリップフロップの出力を所
定時間τ1だけ遅延する第１の遅延手段と、第２の周期
的信号をクロック端子に受けるリセット端子付きの第２
のフリップフロップと、この第２のフリップフロップの
出力を所定時間τ2だけ遅延する第２の遅延手段と、こ
の第２の遅延手段及び上記第１の遅延手段の出力の間の
論理演算を行う論理回路と、上記第１のフリップフロッ
プの出力と上記第２のフリップフロップの出力を合成す
る合成手段とを備え、上記第１のフリップフロップと上
記第２のフリップフロップのそれぞれのリセット端子に
上記論理回路の出力を結ぶことを特徴とするものであ
る。
に本発明の周波数位相比較器は、第１の周期的信号をク
ロック端子に受けるリセット端子付きの第１のＤフリッ
プフロップと、この第１のフリップフロップの出力を所
定時間τ1だけ遅延する第１の遅延手段と、第２の周期
的信号をクロック端子に受けるリセット端子付きの第２
のフリップフロップと、この第２のフリップフロップの
出力を所定時間τ2だけ遅延する第２の遅延手段と、こ
の第２の遅延手段及び上記第１の遅延手段の出力の間の
論理演算を行う論理回路と、上記第１のフリップフロッ
プの出力と上記第２のフリップフロップの出力を合成す
る合成手段とを備え、上記第１のフリップフロップと上
記第２のフリップフロップのそれぞれのリセット端子に
上記論理回路の出力を結ぶことを特徴とするものであ
る。
【００１２】
【作用】このような構成によると、第１のフリップフロ
ップの出力が論理回路に至る経路に第１の遅延手段を、
また第２のフリップフロップの出力に論理回路に至る経
路に第２の遅延手段を設けたことにより、第１のフリッ
プフロップ及び第２のフリップフロップのリセット端子
に加わるパルスの伝播が遅れて第１のフリップフロップ
及び第２のフリップフロップの出力するパルスの幅が広
くなり、合成手段を構成するＭＯＳＦＥＴを確実に応答
させることとなる。
ップの出力が論理回路に至る経路に第１の遅延手段を、
また第２のフリップフロップの出力に論理回路に至る経
路に第２の遅延手段を設けたことにより、第１のフリッ
プフロップ及び第２のフリップフロップのリセット端子
に加わるパルスの伝播が遅れて第１のフリップフロップ
及び第２のフリップフロップの出力するパルスの幅が広
くなり、合成手段を構成するＭＯＳＦＥＴを確実に応答
させることとなる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の一実施例における周
波数位相比較器の回路図を示すものである。同図におい
て、Ｄフリップフロップ２０、２１、インバータ２２、
アンド回路２３及びＭＯＳＦＥＴ２６、２７は、従来例
におけるそれらと同一であり、詳しい説明は省略する。
１０は第１の遅延回路、１１は第２の遅延回路である。
ながら説明する。図１は、本発明の一実施例における周
波数位相比較器の回路図を示すものである。同図におい
て、Ｄフリップフロップ２０、２１、インバータ２２、
アンド回路２３及びＭＯＳＦＥＴ２６、２７は、従来例
におけるそれらと同一であり、詳しい説明は省略する。
１０は第１の遅延回路、１１は第２の遅延回路である。
【００１４】以上のように構成された本実施例につき、
図２の信号波形図を参照しながらその動作を説明する。
第１の遅延回路１０は、Ｄフリップフロップ２０のＱ出
力を時間τ1だけ遅延し、第２の遅延回路１１は、Ｄフ
リップフロップ２１のＱ出力を時間τ2だけ遅延する。
このように遅延時間をそれぞれ異ならせる理由は、Ｄフ
リップフロップ２０、２１の出力からＭＯＳＦＥＴ２
６、２７への伝達までの時間がマスク上の配置によって
異なるため、これを補正するためである。従って、実質
的には同一の遅延時間τ3（＝τ1＝τ2）と考えても良
い。
図２の信号波形図を参照しながらその動作を説明する。
第１の遅延回路１０は、Ｄフリップフロップ２０のＱ出
力を時間τ1だけ遅延し、第２の遅延回路１１は、Ｄフ
リップフロップ２１のＱ出力を時間τ2だけ遅延する。
このように遅延時間をそれぞれ異ならせる理由は、Ｄフ
リップフロップ２０、２１の出力からＭＯＳＦＥＴ２
６、２７への伝達までの時間がマスク上の配置によって
異なるため、これを補正するためである。従って、実質
的には同一の遅延時間τ3（＝τ1＝τ2）と考えても良
い。
【００１５】これにより、アンド回路２３によって論理
積をとった結果は、時間τ3だけ遅れるので、Ｄフリッ
プフロップ２０、２１のリセットのタイミングはτ3だ
け遅れる。その結果、Ｄフリップフロップ２０、２１か
ら出力されるパルスの幅は、それぞれ時間τ3だけ延び
ることとなる。これにより、ＭＯＳＦＥＴ２６、２７を
確実に応答させることとなる。また、第１の遅延回路１
０と第２の遅延回路１１を設けているにも関わらず、位
相比較結果に時間遅延が生じないので、ＰＬＬの安定性
を阻害することもない。
積をとった結果は、時間τ3だけ遅れるので、Ｄフリッ
プフロップ２０、２１のリセットのタイミングはτ3だ
け遅れる。その結果、Ｄフリップフロップ２０、２１か
ら出力されるパルスの幅は、それぞれ時間τ3だけ延び
ることとなる。これにより、ＭＯＳＦＥＴ２６、２７を
確実に応答させることとなる。また、第１の遅延回路１
０と第２の遅延回路１１を設けているにも関わらず、位
相比較結果に時間遅延が生じないので、ＰＬＬの安定性
を阻害することもない。
【００１６】なお、以上の実施例では、論理回路はアン
ド回路２３で構成され、合成手段はインバータ２２とＭ
ＯＳＦＥＴ２６、２７で構成される。
ド回路２３で構成され、合成手段はインバータ２２とＭ
ＯＳＦＥＴ２６、２７で構成される。
【００１７】なおまた、以上の実施例では、Ｄフリップ
フロップ２０、２１のリセット端子をハイ・アクティブ
としたが、ロー・アクティブとしてアンド回路をナンド
回路と置き換えても良い。また、第１の遅延回路１２及
び第２の遅延回路１３は、ゲート遅延で実現しても良い
し、抵抗器と容量による一次遅れ要素を設けて実現して
もよい。その他、本発明は種々変形実施可能である。
フロップ２０、２１のリセット端子をハイ・アクティブ
としたが、ロー・アクティブとしてアンド回路をナンド
回路と置き換えても良い。また、第１の遅延回路１２及
び第２の遅延回路１３は、ゲート遅延で実現しても良い
し、抵抗器と容量による一次遅れ要素を設けて実現して
もよい。その他、本発明は種々変形実施可能である。
【００１８】
【発明の効果】以上のように本発明の周波数位相比較器
では、第１のＤフリップフロップの出力に第１の遅延手
段を、また第２のＤフリップフロップの出力に第２の遅
延手段を設けたことにより、第１のＤフリップフロップ
及び第２のＤフリップフロップのリセット端子に加わる
パルスの伝播が遅れて第１のＤフリップフロップ及び第
２のＤフリップフロップの出力するパルスの幅が広くな
り、合成手段を構成するＭＯＳＦＥＴを確実に応答させ
るパルスを供給できるので、入出力特性に不感帯を生じ
ることがなくなる。
では、第１のＤフリップフロップの出力に第１の遅延手
段を、また第２のＤフリップフロップの出力に第２の遅
延手段を設けたことにより、第１のＤフリップフロップ
及び第２のＤフリップフロップのリセット端子に加わる
パルスの伝播が遅れて第１のＤフリップフロップ及び第
２のＤフリップフロップの出力するパルスの幅が広くな
り、合成手段を構成するＭＯＳＦＥＴを確実に応答させ
るパルスを供給できるので、入出力特性に不感帯を生じ
ることがなくなる。
【００１９】更にまた、集積回路化に際してはマスク上
の配置の違いによる遅延時間のずれを補正することがで
きるため、さらに不感帯除去の性能が向上する。また、
第１の遅延手段と第２の遅延手段を設けても、位相比較
結果に時間遅延が生じないので、ＰＬＬの安定性を阻害
することもない。
の配置の違いによる遅延時間のずれを補正することがで
きるため、さらに不感帯除去の性能が向上する。また、
第１の遅延手段と第２の遅延手段を設けても、位相比較
結果に時間遅延が生じないので、ＰＬＬの安定性を阻害
することもない。
【００２０】従って、本発明の周波数位相比較器を、例
えばＰＬＬに用いた場合には入力周波数に対して精度よ
く追従でき、入出力特性の不感帯がないのでバンバン・
モードが発生せず、より安定なＰＬＬが構成できる。
えばＰＬＬに用いた場合には入力周波数に対して精度よ
く追従でき、入出力特性の不感帯がないのでバンバン・
モードが発生せず、より安定なＰＬＬが構成できる。
【図１】 本発明の一実施例における周波数位相比較器
の回路図である。
の回路図である。
【図２】 同実施例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図３】 本発明の従来例における周波数位相比較器の
回路図である。
回路図である。
【図４】 同従来例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図５】 同従来例における周波数位相比較器の入出力
特性図である。
特性図である。
１０ 第１の遅延回路 １１ 第２の遅延回路 ２０、２１ Ｄフリップフロップ ２２ インバータ ２３ アンド回路 ２６、２７ ＭＯＳＦＥＴ
Claims (2)
- 【請求項１】 第１の周期的信号をクロック端子に受け
るリセット端子付きの第１のフリップフロップと、 この第１のフリップフロップの出力を所定時間τ1だけ
遅延する第１の遅延手段と、 第２の周期的信号をクロック端子に受けるリセット端子
付きの第２のフリップフロップと、 この第２のフリップフロップの出力を所定時間τ2だけ
遅延する第２の遅延手段と、 この第２の遅延手段及び上記第１の遅延手段の出力の間
の論理演算を行う論理回路と、 上記第１のフリップフロップの出力と上記第２のフリッ
プフロップの出力を合成する合成手段と、を備え、上記
第１のフリップフロップと上記第２のフリップフロップ
のそれぞれのリセット端子に上記論理回路の出力を結ぶ
ことを特徴とする周波数位相比較器。 - 【請求項２】 上記所定時間τ1と上記所定時間τ2は、
互いに異なることを特徴とする請求項１に記載の周波数
位相比較器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17647094A JP3479559B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
| KR1019950022188A KR960006292A (ko) | 1994-07-28 | 1995-07-26 | 주파수위상비교기 |
| US08/508,884 US5631582A (en) | 1994-07-28 | 1995-07-28 | Frequency and phase comparator |
| TW84109204A TW283281B (en) | 1994-07-28 | 1995-09-02 | Frequency phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17647094A JP3479559B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846498A true JPH0846498A (ja) | 1996-02-16 |
| JP3479559B2 JP3479559B2 (ja) | 2003-12-15 |
Family
ID=16014246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17647094A Expired - Fee Related JP3479559B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3479559B2 (ja) |
| TW (1) | TW283281B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390269B1 (ko) * | 2001-03-14 | 2003-07-04 | 주식회사 케이이씨 | 위상 주파수 검출기 |
| JP2009005360A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 周波数シンセサイザ |
| JP2012119828A (ja) * | 2010-11-30 | 2012-06-21 | Icom Inc | 位相比較器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326327C (zh) * | 2003-05-12 | 2007-07-11 | 瑞昱半导体股份有限公司 | 相位频率检测电路及使用该电路的锁相环电路 |
-
1994
- 1994-07-28 JP JP17647094A patent/JP3479559B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-02 TW TW84109204A patent/TW283281B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390269B1 (ko) * | 2001-03-14 | 2003-07-04 | 주식회사 케이이씨 | 위상 주파수 검출기 |
| JP2009005360A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 周波数シンセサイザ |
| JP2012119828A (ja) * | 2010-11-30 | 2012-06-21 | Icom Inc | 位相比較器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW283281B (en) | 1996-08-11 |
| JP3479559B2 (ja) | 2003-12-15 |
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