JP2009005360A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ Download PDF

Info

Publication number
JP2009005360A
JP2009005360A JP2008164050A JP2008164050A JP2009005360A JP 2009005360 A JP2009005360 A JP 2009005360A JP 2008164050 A JP2008164050 A JP 2008164050A JP 2008164050 A JP2008164050 A JP 2008164050A JP 2009005360 A JP2009005360 A JP 2009005360A
Authority
JP
Japan
Prior art keywords
signal
frequency
frequency synthesizer
phase
phase comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008164050A
Other languages
English (en)
Inventor
Min Jong Yoo
ジョン ユ、ミン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu HitekCo Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu HitekCo Ltd filed Critical Dongbu HitekCo Ltd
Publication of JP2009005360A publication Critical patent/JP2009005360A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Abstract

【課題】 低いジッター成分を持つ周波数シンセサイザと電力消耗が最小化された周波数シンセサイザを提供することを課題とする。
【解決手段】基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。
【選択図】図１

Description

本発明では、周波数シンセサイザについて開示される。
マイクロプロセッサを装着した大規模半導体集積回路装置の開発が行われている。前記マイクロプロセッサは、プログラムなどによって指示された演算を実行する演算装置であって全体がクロックによって同期して動作される。
前記クロックを発生させる回路で、位相同期回路(PLL: Phase Locked Loop)を利用した周波数シンセサイザ(Frequency Synthesizer)が広く知られている。
一方、前記位相同期回路の位相ノイズは直接システムに影響を及ぼすようになるので、低いジッター(Jitter)を持つ周波数シンセサイザの設計は、非常に重要な問題として台頭し始めている。
本発明は、周波数シンセサイザを提供することを課題とする。
また、本発明は、低いジッター成分を持つ周波数シンセサイザを提供することを課題とする。
また、本発明は、電力消耗が最小化された周波数シンセサイザを提供することを課題とする。
本発明による周波数シンセサイザは、基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。
本発明によれば、低いジッター成分を持つ周波数シンセサイザを提供することができる。
また、本発明によれば、電力消耗が最小化された周波数シンセサイザを提供することができる。
以下、添付された図面を参照して、実施例による周波数シンセサイザについて詳しく説明することにする。
図１は、実施例による周波数シンセサイザを説明する図面である。
実施例では、６５０MHz出力周波数特性に適合な周波数シンセサイザ１００が例示されている。
実施例による周波数シンセサイザ１００は、位相比較器(PFD：Phase Frequency Detector)１０と、電荷ポンピング回路(CP：Charge Pump)２０と、電圧制御発振器(VCO: Voltage Controlled Oscillator)３０と、デューティサイクル補正回路(DDC：Duty Cycle Correction Circuit)４０と、フィードバッグディバイダー(Feedback Divider)５０が含まれる。
また、前記周波数シンセサイザ１００は、リファレンス.ディバイダー(Reference Divider)７０と、ポストディバイダー(Post Divider)６０を更に含むことができる。実施例では、前記リファレンスディバイダー７０は４bitのプログラム可能なディバイダーに、前記フィードバッグディバイダー５０は８bitのプログラム可能なディバイダーに、前記ポストディバイダー６０は３bitのプログラム可能なディバイダーに設計される。
図２には、実施例による周波数シンセサイザの位相比較器が例示されている。
前記位相比較器１０は、基準信号 fR と比較信号 fS の間の位相差及び周波数差を検出する。前記比較信号 fS の位相が基準信号 fR の位相より遅延される場合、前記位相比較器１０は位相誤差アップ信号を出力し、前記比較信号の位相が基準信号の位相より先に進む場合、前記位相比較器１０は位相誤差ダウン信号を出力する。
前記位相比較器１０は、位相だけではなく周波数を検出できるように構成される。
前記位相比較器１０は、前記リファレンスディバイダー７０の出力である基準信号 fR と、前記フィードバッグディバイダー５０の出力である比較信号 fS を比較して、両信号の周波数及び位相差に該当する位相誤差アップ/ダウン信号を出力する。
前記位相比較器１０はディレイセル１１が内部に挿入されて、位相誤差アップ信号と位相誤差ダウン信号が同時にハイ(High)になる場合に発生されるデッドゾーン(Dead Zone) 現象を最小化する。
前記位相比較器１０の出力信号は、前記電荷ポンピング回路２０を制御して、前記電荷ポンピング回路２０含まれたループフィルター２３の値を可変させる。
図３には、実施例による周波数シンセサイザの電荷ポンピング回路が例示されている。
前記電荷ポンピング回路２０は、電流源及びスイッチング回路２１と、バッファー回路２２と、ループフィルター２３が含まれる。
前記電荷ポンピング回路２０は、位相誤差アップ信号の受信によってループフィルター２３を充電させ、位相誤差ダウン信号の受信によってループフィルター２３を放電させる。実施例では、前記ループフィルター２３は前記周波数シンセサイザ１００に内蔵された形態で提供される。
前記ループフィルター２３は、低域通過フィルターの特性を持っているので、出力を低域通過させて前記電圧制御発振器３０に提供する。
前記ループフィルター２３は、一つの抵抗と二つのキャパシタが含まれて、オープンループバンド幅（Open Loop Band Width）と位相マージン（Phase Margin）を考慮してフィルターのパラメーターを決める。実施例では、位相マージン（Phase Margin）を５６゜、ループバンド幅（Loop Band Width）を１MHzに選択して最適のループフィルターのパラメーターC１、 C２、 R１を決めた。
前記電流源及びスイッチング回路２１は、前記位相比較器１０より出力された位相誤差アップ信号又は位相誤差ダウン信号によって動作されて、位相誤差アップ信号が入力されると、スイッチＳ１及びスイッチＳ４がオン状態に動作され、スイッチＳ２及びスイッチＳ３がオフ状態に動作されて、前記ループフィルター２３に充電電流を供給する。
また、前記電流源及びスイッチング回路２１は、前記位相比較器１０より出力された位相誤差ダウン信号が入力されると、スイッチＳ１及びスイッチＳ４がオフ状態に動作され、スイッチＳ２及びスイッチＳ３がオン状態に動作されて、前記ループフィルター２３より放電電流が放電されるようにする。
前記ループフィルター２３は、充電電流及び放電電流によって充電及び放電されて制御電圧を発生させ、この電圧を前記電圧制御発振器３０に提供する。
前記バッファー回路２２は、前記PMOSトランジスター及びNMOSトランジスターが、前記位相誤差アップ/ダウン信号によってオン/オフ動作される度に電荷共有（チャージシェアリング：Charge sharing)が発生するようになり、前記電圧制御発振器３０に到達する電圧時間の差(Switch Time Mismatch)と電流値の差(Current Mismatch)の発生を補完する。
前記電流値の差(Current Mismatch)は、周波数シンセサイザのジッターを発生させる原因となる。
図３では、前記バッファー回路２２はオペアンプ（OP-AMP）が具備されて、スイッチＳ１、Ｓ４がオフ状態に動作され、スイッチＳ２、Ｓ３がオン状態に動作される場合、キャパシターCuに負電荷(negative charge)を充電する。また、スイッチＳ１及びスイッチＳ４がオン状態に動作され、スイッチＳ２及びスイッチＳ３がオフ状態に動作される場合、キャパシターCdに正電荷(positive charge)を充電する。よって、電圧時間の差(Switch Time Mismatch)と電流値の差(Current Mismatch)を最小化することができる。
前記電荷ポンピング回路２０の動作によって、ループフィルター２３は、前記電圧制御発振器３０を目標周波数で発振させる制御電圧を発生させて出力する。
図４には、実施例による周波数シンセサイザの電圧制御発振器が例示されている。
前記電圧制御発振器３０は、インバータディレイチェーンタイプ(Inverter Delay Chain Type)と差動ディレイチェーンタイプ(Differential Delay Chain Type)のオシレーターに分けることができるが、図４に図示されているように、電源、電圧のノイズを抑えるために、差動ディレイチェーンタイプのリングオシレータの構造を使用する。
前記リングオシレータは、電流制御信号によってオシレーションを行い、四つの差動ディレイセル３１の構造になっており、全体位相遅延(Total Phase Delay)が３６０°になる。
前記電圧制御発振器３０は、周波数発生範囲が５００MHz〜１０００MHzであり、１０〜１００MHzの入力信号処理が可能である。
前記電圧制御発振器３０は、制御電圧によって制御される周波数を持つ信号を発振出力信号として出力する。
図５には、実施例による周波数シンセサイザのデューティサイクル補正回路が例示されている。
前記デューティサイクル補正回路４０は、前記周波数シンセサイザ１００の出力端デューティ比(Output Duty Cycle Ratio)を、５０±５％のデューティ比に維持するために、前記電圧制御発振器３０の出力端に追加される。
前記デューティサイクル補正回路４０は、差動構造を有し、前記周波数シンセサイザ１００が５０％のデューティ比を維持するように、トランジスター４１と４２の幅と長さを調節して、デューティ比を補正するように設計される。
前記フィードバッグディバイダー５０は、発振出力信号の周波数を分割して前記位相比較器１０に比較信号 fS を出力する。
前記周波数シンセサイザ１００は、電力制御器(Power Down)９０を更に含めることができる。前記電力制御器９０は動作モードではない待機モードにて、スイッチング動作によって、電力消耗を抑えるための電源節約モードを提供する。
また、前記周波数シンセサイザ１００は、ロック検出器(Lock Detector)８０を更に含めることができる。前記ロック検出器８０は、ロッキング状態を判別するための１０bitのロック検出器が使用されることができる。
前記ロック検出器８０は、前記リファレンスディバイダー７０の出力である基準信号 fRと、前記フィードバッグディバイダー５０の出力である比較信号 fS がロックされているかどうかを判別する。
実施例では、周波数シンセサイザ１００の内部にロック検出器８０を具備して、１０個の連続される比較サイクルの間、位相差が２ｎｓ以下であれば、ロッキング状態と認識してハイ信号を出力し、２ｎｓ以上であれば、解除された状態と認識してロー信号を出力する。
前記のような周波数シンセサイザは、比較信号を基準信号と同相になるように動作することで、前記電圧制御発振器３０が目標周波数で発振するように制御する。
実施例による周波数シンセサイザを説明する図である。 実施例による周波数シンセサイザの位相比較器が例示された図である。 実施例による周波数シンセサイザの電荷ポンピング回路が例示された図である。 実施例による周波数シンセサイザの電圧制御発振器が例示された図である。 実施例による周波数シンセサイザのデューティサイクル補正回路が例示された図である。
符号の説明
１０ 位相比較器
１１ ディレイセル
２０ 電荷ポンピング回路
２１ スイッチング回路
２２ バッファー回路
２３ ループフィルター
３０ 電圧制御発振器
３１ 差動ディレイセル
４０ デューティサイクル補正回路
４１ トランジスター
４２ トランジスター
５０ フィードバッグディバイダー
６０ ポストディバイダー
７０ リファレンスディバイダー
８０ ロック検出器
９０ 電力制御器
１００ 周波数シンセサイザ

Claims (8)

  1. 基準信号と比較信号が入力されて周波数と位相差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、
    前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、
    前記ポンピング回路より出力される制御信号によって、所定の周波数を持つ信号を発振出力信号で出力する電圧制御発振器と、
    前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、
    前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーとが含まれる周波数シンセサイザ。
  2. 入力された周波数を分割して前記基準信号を提供するリファレンスディバイダーと、前記発振出力信号の周波数を分割して出力するポストディバイダーがさらに含まれる請求項１に記載の周波数シンセサイザ。
  3. 前記位相比較器にはディレイセルが内部に挿入される請求項１に記載の周波数シンセサイザ。
  4. 前記電荷ポンピング回路は、前記位相比較器のアップ信号又はダウン信号によってスイッチング動作されて充電及び放電を制御する電流源及びスイッチング回路と、電荷が充電されるループフィルターと、前記基準信号と比較信号の周波数と位相の差がない場合前記電流源及びスイッチング回路に電流を提供するバッファー回路が含まれることを特徴にする請求項１に記載の周波数シンセサイザ。
  5. 前記電圧制御発振器は、差動ディレイチェーンタイプのリングオシレータであることを特徴とする請求項１に記載の周波数シンセサイザ。
  6. 前記電圧制御発振器は、四つの差動ディレイセルの構造で形成されたことを特徴とする請求項５に記載の周波数シンセサイザ。
  7. 待機モードで、スイッチング動作によって電源を遮断する制御器が含まれる請求項１に記載の周波数シンセサイザ。
  8. 前記位相比較器と連結されて、前記基準信号と比較信号のロッキングした状態を判別するロック検出器が含まれる請求項１に記載の周波数シンセサイザ。
JP2008164050A 2007-06-25 2008-06-24 周波数シンセサイザ Pending JP2009005360A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070062508A KR100940622B1 (ko) 2007-06-25 2007-06-25 주파수 합성기

Publications (1)

Publication Number Publication Date
JP2009005360A true JP2009005360A (ja) 2009-01-08

Family

ID=40135855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008164050A Pending JP2009005360A (ja) 2007-06-25 2008-06-24 周波数シンセサイザ

Country Status (5)

Country Link
US (1) US20080315926A1 (ja)
JP (1) JP2009005360A (ja)
KR (1) KR100940622B1 (ja)
CN (1) CN101335523A (ja)
TW (1) TW200908562A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824790B1 (ko) * 2006-08-21 2008-04-24 삼성전자주식회사 클록 체배기 및 이를 포함하는 클록 생성기
KR100817081B1 (ko) * 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프
KR20100077548A (ko) * 2008-12-29 2010-07-08 주식회사 동부하이텍 위상동기회로
KR101196706B1 (ko) * 2009-10-29 2012-11-07 에스케이하이닉스 주식회사 지연 고정 루프 회로를 포함하는 반도체 집적 회로
CN102111131B (zh) * 2009-12-28 2015-06-03 无锡中星微电子有限公司 一种占空比纠正电路
US8598925B1 (en) * 2012-07-16 2013-12-03 Nanowave Technologies Inc. Frequency determination circuit and method
US10778236B2 (en) * 2019-01-04 2020-09-15 Credo Technology Group Limited PLL with wide frequency coverage

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846498A (ja) * 1994-07-28 1996-02-16 Rohm Co Ltd 周波数位相比較器
JPH09214299A (ja) * 1996-02-08 1997-08-15 Toshiba Corp 電圧制御発振器
JPH11243327A (ja) * 1998-02-25 1999-09-07 Hitachi Ltd パルスデューティ補正回路
JP2001111420A (ja) * 1999-10-04 2001-04-20 Fujitsu Ltd Ｐｌｌシンセサイザの間欠動作制御回路
JP2004208142A (ja) * 2002-12-26 2004-07-22 Sony Corp チャージポンプ及びそれを用いたｐｌｌ回路
JP2005142912A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp クロック信号供給装置および電子機器
JP2006101043A (ja) * 2004-09-29 2006-04-13 Matsushita Electric Ind Co Ltd チャージポンプ回路
JP2007043691A (ja) * 2005-08-03 2007-02-15 Samsung Electro Mech Co Ltd デューティ補正機能を有する電圧制御発振機
JP2007143134A (ja) * 2005-11-14 2007-06-07 Samsung Electronics Co Ltd 差動増幅器、差動増幅方法、及びこれを利用した位相固定ループ、並びに遅延同期ループ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378509A (en) * 1980-07-10 1983-03-29 Motorola, Inc. Linearized digital phase and frequency detector
JPS61216524A (ja) 1985-03-22 1986-09-26 Hitachi Ltd 位相同期検出回路
US5140284A (en) * 1991-02-20 1992-08-18 Telefonaktiebolaget L M Ericsson Broad band frequency synthesizer for quick frequency retuning
US5304952A (en) * 1993-05-10 1994-04-19 National Semiconductor Corporation Lock sensor circuit and method for phase lock loop circuits
CA2159762C (en) * 1995-10-03 2000-02-08 Hugh Chow Duty cycled control implemented within a frequency synthesizer
KR0174155B1 (ko) * 1996-01-31 1999-04-01 김광호 위상 동기 루프 회로
KR100301241B1 (ko) * 1997-12-31 2001-09-03 박종섭 위상동기루프
KR100290891B1 (ko) * 1998-06-09 2001-06-01 김영환 프로그램가능한위상동기록회로
US6011443A (en) * 1998-07-16 2000-01-04 Seiko Epson Corporation CMOS voltage controlled oscillator
US6489821B1 (en) * 2001-08-28 2002-12-03 Intel Corporation High frequency system with duty cycle buffer
US6556647B1 (en) * 2001-09-21 2003-04-29 National Semiconductor Corporation Phase locked loop clock divider utilizing a high speed programmable linear feedback shift register with a two stage pipeline feedback path
US6667642B1 (en) * 2002-09-18 2003-12-23 Cypress Semicondutor Corporation Method and circuit for reducing the power up time of a phase lock loop
JP4623546B2 (ja) * 2003-05-30 2011-02-02 株式会社リコー 電圧制御発振器、ｐｌｌ回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置
US6946887B2 (en) * 2003-11-25 2005-09-20 International Business Machines Corporation Phase frequency detector with programmable minimum pulse width
TWI302058B (en) * 2005-10-17 2008-10-11 Realtek Semiconductor Corp Power management for low-jitter phase-locked loop in portable application
TWI303928B (en) * 2005-11-09 2008-12-01 Via Tech Inc Voltage-controlled oscillator and related method and technique
KR100839488B1 (ko) * 2006-08-30 2008-06-19 삼성전자주식회사 기준 클럭이 불필요한 클럭 데이터 복원 회로
US7683724B2 (en) * 2006-12-06 2010-03-23 Qualcomm Incorporated Frequency synthesizer
US7439784B2 (en) * 2006-12-29 2008-10-21 Mediatek Inc. Charge pump for reducing current mismatch

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846498A (ja) * 1994-07-28 1996-02-16 Rohm Co Ltd 周波数位相比較器
JPH09214299A (ja) * 1996-02-08 1997-08-15 Toshiba Corp 電圧制御発振器
JPH11243327A (ja) * 1998-02-25 1999-09-07 Hitachi Ltd パルスデューティ補正回路
JP2001111420A (ja) * 1999-10-04 2001-04-20 Fujitsu Ltd Ｐｌｌシンセサイザの間欠動作制御回路
JP2004208142A (ja) * 2002-12-26 2004-07-22 Sony Corp チャージポンプ及びそれを用いたｐｌｌ回路
JP2005142912A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp クロック信号供給装置および電子機器
JP2006101043A (ja) * 2004-09-29 2006-04-13 Matsushita Electric Ind Co Ltd チャージポンプ回路
JP2007043691A (ja) * 2005-08-03 2007-02-15 Samsung Electro Mech Co Ltd デューティ補正機能を有する電圧制御発振機
JP2007143134A (ja) * 2005-11-14 2007-06-07 Samsung Electronics Co Ltd 差動増幅器、差動増幅方法、及びこれを利用した位相固定ループ、並びに遅延同期ループ

Also Published As

Publication number Publication date
KR100940622B1 (ko) 2010-02-05
KR20080113707A (ko) 2008-12-31
TW200908562A (en) 2009-02-16
US20080315926A1 (en) 2008-12-25
CN101335523A (zh) 2008-12-31

Similar Documents

Publication Publication Date Title
JP2009005360A (ja) 周波数シンセサイザ
US8264286B2 (en) Phase-locked loop circuit
US20100214031A1 (en) Spectrum spread clock generation device
US7746132B2 (en) PLL circuit
US9819351B2 (en) PLL circuit and operation method
JP2005143030A (ja) Ｐｌｌクロック信号生成回路
JPH1065530A (ja) チャージポンプ回路及びそれを用いたｐｌｌ回路
US6914490B2 (en) Method for clock generator lock-time reduction during speedstep transition
US20070090864A1 (en) Charge pump circuit with power management
JP2002246904A (ja) 逓倍ｐｌｌ回路
JP2004120515A (ja) フェーズロックループ回路
JP2006211376A (ja) Ｐｌｌ回路及びそのプログラム
JP4343246B2 (ja) 周波数シンセサイザおよびこれに用いるチャージポンプ回路
US20030214330A1 (en) Phase-locked loop circuit
KR101421380B1 (ko) 위상 고정 루프
JPH11355134A (ja) 位相同期回路
TW202137710A (zh) 振盪電路及自我啟動控制電路
JP2009200703A (ja) チャージポンプ回路およびｐｌｌ回路
KR101656759B1 (ko) 주파수 미세 조정이 가능한 인젝션 락킹 기반 주파수 체배기 및 그 구동방법
JP4192888B2 (ja) Ｐｌｌ回路及びその制御方法
TWI657664B (zh) 電路開關的二階段開關方法
JP2002124874A (ja) 半導体装置
JP2002305445A (ja) Ｐｌｌ回路
US20180026646A1 (en) Multiple-output oscillator circuits
JP2000022529A (ja) 位相同期回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110802