JPH09214299A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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Abstract
(57)【要約】
【課題】 差動アンプを用いたリングオシレータの信号
振幅のテイルカレントへの依存性を除いて一定値に保
ち、広い範囲に渡って直線的に発振周波数を変化させる
ことのできる電圧制御発振器を提供する。 【解決手段】 遅延素子(14 〜17) の負荷抵抗部を２つ
の部分(P21,N24) で構成し、一方をテイルカレント(I0)
の変化に応じて流れる差動出力電流を変化させる（抵
抗）部分(P21) 、他方を遅延素子の出力端子の振幅を固
定する部分(N24) とする。前者の部分(P21) の電流を変
化させるための制御電圧(Vc)を、遅延素子の負荷抵抗部
のうち遅延素子の出力端子の振幅を固定する部分(N24)
を除いたと等価な遅延素子のレプリカ回路(13)と、遅延
素子の出力端子の振幅を決定する参照電圧(Vref)と、レ
プリカ回路の出力電圧と参照電圧とを等しくするための
制御回路によって生成する。
振幅のテイルカレントへの依存性を除いて一定値に保
ち、広い範囲に渡って直線的に発振周波数を変化させる
ことのできる電圧制御発振器を提供する。 【解決手段】 遅延素子(14 〜17) の負荷抵抗部を２つ
の部分(P21,N24) で構成し、一方をテイルカレント(I0)
の変化に応じて流れる差動出力電流を変化させる（抵
抗）部分(P21) 、他方を遅延素子の出力端子の振幅を固
定する部分(N24) とする。前者の部分(P21) の電流を変
化させるための制御電圧(Vc)を、遅延素子の負荷抵抗部
のうち遅延素子の出力端子の振幅を固定する部分(N24)
を除いたと等価な遅延素子のレプリカ回路(13)と、遅延
素子の出力端子の振幅を決定する参照電圧(Vref)と、レ
プリカ回路の出力電圧と参照電圧とを等しくするための
制御回路によって生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関し、特に、差動増幅回路によってリングオシレータを
構成する電圧制御発振器の改良に関する。また、該電圧
制御発振器と主要な構成を共通にする電圧制御遅延回路
に関する。
関し、特に、差動増幅回路によってリングオシレータを
構成する電圧制御発振器の改良に関する。また、該電圧
制御発振器と主要な構成を共通にする電圧制御遅延回路
に関する。
【０００２】
【従来の技術】近年、データ通信の高速・多量化や、マ
イクロプロセッサの動作速度の高速化に伴い、ＰＬＬ
（Phase Locked Loop ）を始めとする同期回路にも高周
波数で動作するものが要求されている。このような同期
回路を実現するためには、高周波数帯で発振・動作する
電圧制御発振器（Voltage Controlled Oscillator ：VC
O）や電圧制御ディレイライン（遅延回路）が必須であ
る。
イクロプロセッサの動作速度の高速化に伴い、ＰＬＬ
（Phase Locked Loop ）を始めとする同期回路にも高周
波数で動作するものが要求されている。このような同期
回路を実現するためには、高周波数帯で発振・動作する
電圧制御発振器（Voltage Controlled Oscillator ：VC
O）や電圧制御ディレイライン（遅延回路）が必須であ
る。
【０００３】消費電力が少ないという優位性を持つＣＭ
ＯＳプロセスでＶＣＯを実現する場合、多くはインバー
タ等の単位遅延素子をリング状に従属接続した、いわゆ
るリングオシレータ構成をとる。しかし、リングオシレ
ータは電源電圧、温度、プロセス等の変動を受けやす
く、その結果、広い発振範囲を確保しなければ製品とし
ては使えない、また、出力信号上のジッタが大きい等の
問題があった。
ＯＳプロセスでＶＣＯを実現する場合、多くはインバー
タ等の単位遅延素子をリング状に従属接続した、いわゆ
るリングオシレータ構成をとる。しかし、リングオシレ
ータは電源電圧、温度、プロセス等の変動を受けやす
く、その結果、広い発振範囲を確保しなければ製品とし
ては使えない、また、出力信号上のジッタが大きい等の
問題があった。
【０００４】この問題を解決するために、近年、差動ア
ンプを遅延素子とした差動リングオシレータが、高周波
数帯のＶＣＯとして注目されている。差動アンプを遅延
素子とした場合、遅延素子１段当たりの遅延時間は、テ
イルカレントをＩ0 、出力端子の負荷容量をＣL 、出力
端子の振幅をＶs とすると、 ＣL ×Ｖs ／Ｉ0 (1) に比例する。そこで、テイルカレントＩ0 を制御して発
振周波数を調節するというのが、基本的な発振周波数制
御方法である。テイルカレントＩ0 は、通常、定電流回
路を基にして生成するため、電源電圧に対する依存度は
低い。また、差動アンプの出力には動作範囲が規定され
るので、振幅Ｖs は電源電圧分ではなく、小振幅に抑え
られる。これが高周波数帯での発振を可能にする。さら
に、電源電圧が変動して、差動アンプの出力に雑音が重
畳しても、差動アンプには同相雑音除去作用があるた
め、雑音の影響を抑制することができる。
ンプを遅延素子とした差動リングオシレータが、高周波
数帯のＶＣＯとして注目されている。差動アンプを遅延
素子とした場合、遅延素子１段当たりの遅延時間は、テ
イルカレントをＩ0 、出力端子の負荷容量をＣL 、出力
端子の振幅をＶs とすると、 ＣL ×Ｖs ／Ｉ0 (1) に比例する。そこで、テイルカレントＩ0 を制御して発
振周波数を調節するというのが、基本的な発振周波数制
御方法である。テイルカレントＩ0 は、通常、定電流回
路を基にして生成するため、電源電圧に対する依存度は
低い。また、差動アンプの出力には動作範囲が規定され
るので、振幅Ｖs は電源電圧分ではなく、小振幅に抑え
られる。これが高周波数帯での発振を可能にする。さら
に、電源電圧が変動して、差動アンプの出力に雑音が重
畳しても、差動アンプには同相雑音除去作用があるた
め、雑音の影響を抑制することができる。
【０００５】このように差動リングオシレータでは、小
振幅動作と雑音除去という２つのメリットがあるが、発
振周波数を制御するための制御電圧に対して、線形性の
良い発振特性（制御電圧対発振周波数）を得るために
は、テイルカレントＩ0 を線形に変化させる他に、振幅
Ｖs を一定に保つ必要があることが、式(1) よりわか
る。
振幅動作と雑音除去という２つのメリットがあるが、発
振周波数を制御するための制御電圧に対して、線形性の
良い発振特性（制御電圧対発振周波数）を得るために
は、テイルカレントＩ0 を線形に変化させる他に、振幅
Ｖs を一定に保つ必要があることが、式(1) よりわか
る。
【０００６】従来の差動リングオシレータにおける振幅
Ｖs を一定に保つ方法を図５及び図６を参照して説明す
る。
Ｖs を一定に保つ方法を図５及び図６を参照して説明す
る。
【０００７】図５（ａ）は差動リングオシレータとその
周辺回路を示したものである。同図において、３４〜３
６は差動アンプからなる遅延素子で、３段のリングオシ
レータを構成している。
周辺回路を示したものである。同図において、３４〜３
６は差動アンプからなる遅延素子で、３段のリングオシ
レータを構成している。
【０００８】図５（ｂ）は、各遅延素子３４〜３６の回
路構成を示している。テイルカレントＩ0 を制御するた
めの信号Ｖ0 を受けてＰＭＯＳトランジスタＰ0 が作動
し、２つの入力信号ＩＮ1 、ＩＮ2 は、それぞれＰＭＯ
ＳトランジスタＰ1 、Ｐ2 のゲートに入力される。２つ
のＰＭＯＳトランジスタＰ1 、Ｐ2 は、制御電圧Ｖcに
よってその抵抗値を変える、負荷抵抗部としての電圧制
御抵抗Ｒ1 、Ｒ2 にそれぞれ接続される。
路構成を示している。テイルカレントＩ0 を制御するた
めの信号Ｖ0 を受けてＰＭＯＳトランジスタＰ0 が作動
し、２つの入力信号ＩＮ1 、ＩＮ2 は、それぞれＰＭＯ
ＳトランジスタＰ1 、Ｐ2 のゲートに入力される。２つ
のＰＭＯＳトランジスタＰ1 、Ｐ2 は、制御電圧Ｖcに
よってその抵抗値を変える、負荷抵抗部としての電圧制
御抵抗Ｒ1 、Ｒ2 にそれぞれ接続される。
【０００９】電圧制御抵抗の電圧−電流特性を図６に示
す。同図は、横軸に電圧制御抵抗の両端にかかる電圧
を、縦軸に流れる電流をとり、制御電圧Ｖc をパラメー
タとしたものである。図６からわかるように、電圧制御
抵抗Ｒ1 及びＲ2 はその両端に印加される電圧が一定で
ある場合、制御電圧Ｖc が大きい程大きい電流を供給で
きる、即ち抵抗が小さくなる。このような特性を持つ電
圧制御抵抗は、図５（ｂ）の遅延素子の中では、差動ア
ンプの負荷抵抗として用いられている。
す。同図は、横軸に電圧制御抵抗の両端にかかる電圧
を、縦軸に流れる電流をとり、制御電圧Ｖc をパラメー
タとしたものである。図６からわかるように、電圧制御
抵抗Ｒ1 及びＲ2 はその両端に印加される電圧が一定で
ある場合、制御電圧Ｖc が大きい程大きい電流を供給で
きる、即ち抵抗が小さくなる。このような特性を持つ電
圧制御抵抗は、図５（ｂ）の遅延素子の中では、差動ア
ンプの負荷抵抗として用いられている。
【００１０】参照電圧発生回路３１，オペアンプ３２，
レプリカ回路３３は、遅延素子３４〜３６の電圧制御抵
抗Ｒ1 、Ｒ2 の両端に印加される電圧の最大値、即ち遅
延素子の出力端子の振幅を一定にするためのものであ
る。
レプリカ回路３３は、遅延素子３４〜３６の電圧制御抵
抗Ｒ1 、Ｒ2 の両端に印加される電圧の最大値、即ち遅
延素子の出力端子の振幅を一定にするためのものであ
る。
【００１１】レプリカ回路３３は、遅延素子３４〜３６
のレプリカ（複製）で、トランジスタＰ10〜Ｐ12、抵抗
Ｒ11及びＲ12からなる差動アンプは、遅延素子３４〜３
６の差動アンプと同じ特性を持つ。この回路の差動アン
プには、２つの入力端のうちの一方に常に低レベルが印
加される。トランジスタＰ11が完全にアクティブとなっ
て、電流源トランジスタＰ10のテイルカレントＩ0 の全
てが差動アンプの一方の枝路Ｒ11に流れる。これは、遅
延素子の出力電圧の最大値が得られる場合である、テイ
ルカレント全てが片方の入力側に流れる状態を再現する
ものである。従って、遅延素子のレプリカ回路３３内の
ＰＭＯＳトランジスタＰ11を完全にＯＮ状態とするた
め、そのゲートをＧＮＤに接続している。
のレプリカ（複製）で、トランジスタＰ10〜Ｐ12、抵抗
Ｒ11及びＲ12からなる差動アンプは、遅延素子３４〜３
６の差動アンプと同じ特性を持つ。この回路の差動アン
プには、２つの入力端のうちの一方に常に低レベルが印
加される。トランジスタＰ11が完全にアクティブとなっ
て、電流源トランジスタＰ10のテイルカレントＩ0 の全
てが差動アンプの一方の枝路Ｒ11に流れる。これは、遅
延素子の出力電圧の最大値が得られる場合である、テイ
ルカレント全てが片方の入力側に流れる状態を再現する
ものである。従って、遅延素子のレプリカ回路３３内の
ＰＭＯＳトランジスタＰ11を完全にＯＮ状態とするた
め、そのゲートをＧＮＤに接続している。
【００１２】この状態は、遅延素子の一方の入力側に全
ての電流が流れている場合、他方には電流が流れないの
で、その出力レベルがＧＮＤとなり、これを次段の遅延
素子が受ける場合に相当する。
ての電流が流れている場合、他方には電流が流れないの
で、その出力レベルがＧＮＤとなり、これを次段の遅延
素子が受ける場合に相当する。
【００１３】テイルカレントＩ0 を全て流しているＰＭ
ＯＳトランジスタＰ11のドレイン（出力端）は、オペア
ンプ３２の正相入力端に接続される。オペアンプ３２の
もう１つの逆相入力端には、参照電圧生成回路３１で生
成された参照電圧Ｖref が印加される。オペアンプ３２
の差電圧出力は電圧制御抵抗Ｒ11及びＲ12に制御電圧と
して印加へされる。この結果、オペアンプ３２により、
レプリカ回路３３の出力電圧が参照電圧Ｖref に等しく
なるように制御される。そのオペアンプ３２の出力をレ
プリカ回路３３と同じ構成の遅延素子３４〜３６の電圧
制御抵抗の制御電圧Ｖc としている。
ＯＳトランジスタＰ11のドレイン（出力端）は、オペア
ンプ３２の正相入力端に接続される。オペアンプ３２の
もう１つの逆相入力端には、参照電圧生成回路３１で生
成された参照電圧Ｖref が印加される。オペアンプ３２
の差電圧出力は電圧制御抵抗Ｒ11及びＲ12に制御電圧と
して印加へされる。この結果、オペアンプ３２により、
レプリカ回路３３の出力電圧が参照電圧Ｖref に等しく
なるように制御される。そのオペアンプ３２の出力をレ
プリカ回路３３と同じ構成の遅延素子３４〜３６の電圧
制御抵抗の制御電圧Ｖc としている。
【００１４】従って、各遅延回路においては、どのよう
なテイルカレントに対しても、遅延素子の入力の一方に
テイルカレントが全て流れる場合、その時の遅延素子の
出力電圧は参照電圧Ｖref に等しくなる。このような制
御系により、遅延素子の出力端子の振幅をテイルカレン
トに依らず一定に保つことができるので、テイルカレン
ト対発振周波数特性の線形性の良い電圧制御発振器を実
現することを期待できる。
なテイルカレントに対しても、遅延素子の入力の一方に
テイルカレントが全て流れる場合、その時の遅延素子の
出力電圧は参照電圧Ｖref に等しくなる。このような制
御系により、遅延素子の出力端子の振幅をテイルカレン
トに依らず一定に保つことができるので、テイルカレン
ト対発振周波数特性の線形性の良い電圧制御発振器を実
現することを期待できる。
【００１５】
【発明が解決しようとする課題】しかしながら、上記電
圧制御発振器を種々検討した結果、電圧制御抵抗の非線
形性に起因する問題があることが判った。例えば、発振
周波数を下げようとした場合、電圧制御抵抗に印加する
の制御電圧Ｖc も小さくすることになる。電圧制御抵抗
はトランジスタ回路によって構成される。ところが、制
御電圧Ｖc が小さい場合、図６に示すように、トランジ
スタの電圧−電流特性はすぐ飽和する特性となり、電圧
制御抵抗の両端電圧が参照電圧Ｖref に達する前にテイ
ルカレントを流すことができてしまう。
圧制御発振器を種々検討した結果、電圧制御抵抗の非線
形性に起因する問題があることが判った。例えば、発振
周波数を下げようとした場合、電圧制御抵抗に印加する
の制御電圧Ｖc も小さくすることになる。電圧制御抵抗
はトランジスタ回路によって構成される。ところが、制
御電圧Ｖc が小さい場合、図６に示すように、トランジ
スタの電圧−電流特性はすぐ飽和する特性となり、電圧
制御抵抗の両端電圧が参照電圧Ｖref に達する前にテイ
ルカレントを流すことができてしまう。
【００１６】これは、遅延素子の出力が、予定される値
より小さい振幅で発振し、遅延素子の出力の振幅Ｖs が
テイルカレントＩ0 に依存することを意味する。このよ
うに振幅Ｖs がテイルカレントＩ0 に依存することは、
式(1) から判るように、テイルカレントＩ0 によって遅
延を制御する電圧制御発振器の発振特性の線形性を劣化
させる。また、振幅が小さくなる場合には遅延素子１段
当たりのゲインが下がるため、発振できなくなるという
事態を招来する。
より小さい振幅で発振し、遅延素子の出力の振幅Ｖs が
テイルカレントＩ0 に依存することを意味する。このよ
うに振幅Ｖs がテイルカレントＩ0 に依存することは、
式(1) から判るように、テイルカレントＩ0 によって遅
延を制御する電圧制御発振器の発振特性の線形性を劣化
させる。また、振幅が小さくなる場合には遅延素子１段
当たりのゲインが下がるため、発振できなくなるという
事態を招来する。
【００１７】よって、本発明は、遅延素子の出力信号の
振幅をテイルカレントに影響されずに一定に保ち、広い
範囲に渡って発振周波数を直線的に変化させることので
きる電圧制御発振器を提供することを目的とする。
振幅をテイルカレントに影響されずに一定に保ち、広い
範囲に渡って発振周波数を直線的に変化させることので
きる電圧制御発振器を提供することを目的とする。
【００１８】また、本発明は、上記電圧制御発振器と同
種構成による改良された電圧制御遅延回路を提供するこ
とを目的とする。
種構成による改良された電圧制御遅延回路を提供するこ
とを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電圧制御発振器は、複数の差動増幅回路の
各々が電圧制御される可変な抵抗を含む負荷抵抗部を有
して帰還ループを形成し、各々の電流源の出力電流を供
給される制御電圧に応じて設定することにより発振周波
数を定めるようにした、リングオシレータと、上記負荷
抵抗部を有する差動増幅回路と同等の回路構成を有する
レプリカ回路と、供給される発振振幅を設定するための
基準電圧に上記レプリカ回路の出力電圧を一致させる負
荷抵抗制御電圧を発生し、これを上記レプリカ回路及び
各差動増幅器の負荷抵抗部に供給する制御回路と、を備
える電圧制御発振器において、上記差動増幅回路の負荷
抵抗部は、電源と出力端子間に設けられて、上記負荷抵
抗制御電圧に応じて抵抗値を変化する第１の可変抵抗素
子と、上記出力端子のレベルを所定値にクランプするク
ランプ回路と、を有し、上記レプリカ回路の負荷抵抗部
は、電源と出力端子間に設けられて、上記負荷抵抗制御
電圧に応じて抵抗値を変化する第２の可変抵抗素子を有
し、同一の上記負荷抵抗制御電圧の供給下において、上
記第１の可変抵抗素子は、上記第２の可変抵抗素子より
も大きい抵抗値になるように形成される、ことを特徴と
する。
め、本発明の電圧制御発振器は、複数の差動増幅回路の
各々が電圧制御される可変な抵抗を含む負荷抵抗部を有
して帰還ループを形成し、各々の電流源の出力電流を供
給される制御電圧に応じて設定することにより発振周波
数を定めるようにした、リングオシレータと、上記負荷
抵抗部を有する差動増幅回路と同等の回路構成を有する
レプリカ回路と、供給される発振振幅を設定するための
基準電圧に上記レプリカ回路の出力電圧を一致させる負
荷抵抗制御電圧を発生し、これを上記レプリカ回路及び
各差動増幅器の負荷抵抗部に供給する制御回路と、を備
える電圧制御発振器において、上記差動増幅回路の負荷
抵抗部は、電源と出力端子間に設けられて、上記負荷抵
抗制御電圧に応じて抵抗値を変化する第１の可変抵抗素
子と、上記出力端子のレベルを所定値にクランプするク
ランプ回路と、を有し、上記レプリカ回路の負荷抵抗部
は、電源と出力端子間に設けられて、上記負荷抵抗制御
電圧に応じて抵抗値を変化する第２の可変抵抗素子を有
し、同一の上記負荷抵抗制御電圧の供給下において、上
記第１の可変抵抗素子は、上記第２の可変抵抗素子より
も大きい抵抗値になるように形成される、ことを特徴と
する。
【００２０】また、本発明の電圧制御遅延回路は、複数
の差動増幅回路の各々が電圧制御される可変な抵抗を含
む負荷抵抗部を有して直列回路を形成し、各々の電流源
の出力電流を供給される制御電圧に応じて設定すること
により上記直列回路を伝搬する信号の遅延時間を定める
ようにした、信号遅延回路と、上記負荷抵抗部を有する
差動増幅回路と同等の回路構成を有するレプリカ回路
と、供給される発振振幅を設定するための基準電圧に前
記レプリカ回路の出力電圧を一致させる負荷抵抗制御電
圧を発生し、これを上記レプリカ回路及び各差動増幅器
の負荷抵抗部に供給する制御回路と、を備える電圧制御
遅延回路において、上記差動増幅回路の負荷抵抗部は、
電源と出力端子間に設けられて、上記負荷抵抗制御電圧
に応じて抵抗値を変化する第１の可変抵抗素子と、上記
出力端子のレベルを所定値にクランプするクランプ回路
と、を有し、上記レプリカ回路の負荷抵抗部は、電源と
出力端子間に設けられて、上記負荷抵抗制御電圧に応じ
て抵抗値を変化する第２の可変抵抗素子を有し、同一の
前記負荷抵抗制御電圧の供給下において、上記第１の可
変抵抗素子は、上記第２の可変抵抗素子よりも大きい抵
抗値になるように形成される、ことを特徴とする。
の差動増幅回路の各々が電圧制御される可変な抵抗を含
む負荷抵抗部を有して直列回路を形成し、各々の電流源
の出力電流を供給される制御電圧に応じて設定すること
により上記直列回路を伝搬する信号の遅延時間を定める
ようにした、信号遅延回路と、上記負荷抵抗部を有する
差動増幅回路と同等の回路構成を有するレプリカ回路
と、供給される発振振幅を設定するための基準電圧に前
記レプリカ回路の出力電圧を一致させる負荷抵抗制御電
圧を発生し、これを上記レプリカ回路及び各差動増幅器
の負荷抵抗部に供給する制御回路と、を備える電圧制御
遅延回路において、上記差動増幅回路の負荷抵抗部は、
電源と出力端子間に設けられて、上記負荷抵抗制御電圧
に応じて抵抗値を変化する第１の可変抵抗素子と、上記
出力端子のレベルを所定値にクランプするクランプ回路
と、を有し、上記レプリカ回路の負荷抵抗部は、電源と
出力端子間に設けられて、上記負荷抵抗制御電圧に応じ
て抵抗値を変化する第２の可変抵抗素子を有し、同一の
前記負荷抵抗制御電圧の供給下において、上記第１の可
変抵抗素子は、上記第２の可変抵抗素子よりも大きい抵
抗値になるように形成される、ことを特徴とする。
【００２１】
【発明の実施の形態】本発明の電圧制御発振器の第１の
実施の形態を図１及び図２を参照して説明する。
実施の形態を図１及び図２を参照して説明する。
【００２２】本発明においては、遅延素子の負荷抵抗部
を２つの部分で構成する。一方をテイルカレントの変化
に応じて流れる電流（即ち抵抗）を変化させる部分、他
方を遅延素子の出力端子の振幅を固定する部分とする。
前者の電流を変化させるための制御電圧を、遅延素子の
負荷抵抗部のうち遅延素子の出力端子の振幅を固定する
部分を除いた遅延素子のレプリカ回路と、遅延素子の出
力端子の振幅を決定する参照電圧と、レプリカ回路の出
力電圧と参照電圧とを等しくするための制御回路から生
成する。
を２つの部分で構成する。一方をテイルカレントの変化
に応じて流れる電流（即ち抵抗）を変化させる部分、他
方を遅延素子の出力端子の振幅を固定する部分とする。
前者の電流を変化させるための制御電圧を、遅延素子の
負荷抵抗部のうち遅延素子の出力端子の振幅を固定する
部分を除いた遅延素子のレプリカ回路と、遅延素子の出
力端子の振幅を決定する参照電圧と、レプリカ回路の出
力電圧と参照電圧とを等しくするための制御回路から生
成する。
【００２３】図１（ａ）において、１１は参照電圧発生
回路、１２はオペアンプ、１３はレプリカ回路、１４〜
１７は環状に接続された遅延素子である。この例では、
差動増幅器による遅延素子を４段接続して差動リングオ
シレータを構成している。
回路、１２はオペアンプ、１３はレプリカ回路、１４〜
１７は環状に接続された遅延素子である。この例では、
差動増幅器による遅延素子を４段接続して差動リングオ
シレータを構成している。
【００２４】遅延素子の構成例を図１（ｂ）に示す。遅
延素子は、電流源ＮＭＯＳトランジスタＮ21、ＮＭＯＳ
差動トランジスタ対Ｎ22及びＮ23、トランジスタＮ22の
負荷となる第１の抵抗負荷回路、トランジスタＮ23の負
荷となる第２の抵抗負荷回路、によって構成される。第
１の抵抗負荷回路は、電源ＶddとトランジスタＮ22のド
レイン間に接続され、ゲートに制御電圧Ｖc が印加され
るＰＭＯＳトランジスタＰ21と、ドレイン及びゲートが
電源Ｖddに接続され、ソースがトランジスタＮ22のドレ
インに接続される、トランジスタＮ24とによって構成さ
れる。ここで、トランジスタＰ21は負荷抵抗制御電圧と
しての制御電圧Ｖc に応じて負荷回路を流れる電流を制
御する。ダイオード接続されたトランジスタＮ24はトラ
ンジスタＮ24のソース（トランジスタＮ22のドレイン）
である出力端子ＯＵＴ1 の信号振幅を設定する。第２の
抵抗負荷回路は、電源ＶddとトランジスタＮ23のドレイ
ン間に接続され、ゲートに制御電圧Ｖc が印加されるＰ
ＭＯＳトランジスタＰ22と、ドレイン及びゲートが電源
Ｖddに接続され、ソースがトランジスタＮ23のドレイン
に接続される、トランジスタＮ25と、によって構成され
る。トランジスタＰ22は制御電圧Ｖc に応じて負荷回路
を流れる電流を制御する。ダイオード接続されたトラン
ジスタＮ25はトランジスタＮ25のソース（トランジスタ
Ｎ23のドレイン）である出力端子ＯＵＴ2 の信号振幅を
設定する。
延素子は、電流源ＮＭＯＳトランジスタＮ21、ＮＭＯＳ
差動トランジスタ対Ｎ22及びＮ23、トランジスタＮ22の
負荷となる第１の抵抗負荷回路、トランジスタＮ23の負
荷となる第２の抵抗負荷回路、によって構成される。第
１の抵抗負荷回路は、電源ＶddとトランジスタＮ22のド
レイン間に接続され、ゲートに制御電圧Ｖc が印加され
るＰＭＯＳトランジスタＰ21と、ドレイン及びゲートが
電源Ｖddに接続され、ソースがトランジスタＮ22のドレ
インに接続される、トランジスタＮ24とによって構成さ
れる。ここで、トランジスタＰ21は負荷抵抗制御電圧と
しての制御電圧Ｖc に応じて負荷回路を流れる電流を制
御する。ダイオード接続されたトランジスタＮ24はトラ
ンジスタＮ24のソース（トランジスタＮ22のドレイン）
である出力端子ＯＵＴ1 の信号振幅を設定する。第２の
抵抗負荷回路は、電源ＶddとトランジスタＮ23のドレイ
ン間に接続され、ゲートに制御電圧Ｖc が印加されるＰ
ＭＯＳトランジスタＰ22と、ドレイン及びゲートが電源
Ｖddに接続され、ソースがトランジスタＮ23のドレイン
に接続される、トランジスタＮ25と、によって構成され
る。トランジスタＰ22は制御電圧Ｖc に応じて負荷回路
を流れる電流を制御する。ダイオード接続されたトラン
ジスタＮ25はトランジスタＮ25のソース（トランジスタ
Ｎ23のドレイン）である出力端子ＯＵＴ2 の信号振幅を
設定する。
【００２５】上述した構成の電圧制御発振器も遅延素子
のテイルカレントＩ0 を制御電圧Ｖ0 によって変化させ
て発振周波数を変化させるが、その際、遅延素子の負荷
抵抗部のＰＭＯＳトランジスタＰ21及びＰ22のゲート電
圧Ｖc を調節する。このゲート電圧Ｖc は、参照電圧発
生回路１１、オペアンプ１２及びレプリカ回路１３によ
って得られる。
のテイルカレントＩ0 を制御電圧Ｖ0 によって変化させ
て発振周波数を変化させるが、その際、遅延素子の負荷
抵抗部のＰＭＯＳトランジスタＰ21及びＰ22のゲート電
圧Ｖc を調節する。このゲート電圧Ｖc は、参照電圧発
生回路１１、オペアンプ１２及びレプリカ回路１３によ
って得られる。
【００２６】参照電圧生成回路１１は、ドレイン及びゲ
ートを電源Ｖddに接続したダイオード接続のＮＭＯＳト
ランジスタＮ41と定電流源ＩA とで構成されている。そ
の出力である参照電圧Ｖref は、ＶddからＮＭＯＳのし
きい値電圧Ｖthn よりやや下がった電圧となる。
ートを電源Ｖddに接続したダイオード接続のＮＭＯＳト
ランジスタＮ41と定電流源ＩA とで構成されている。そ
の出力である参照電圧Ｖref は、ＶddからＮＭＯＳのし
きい値電圧Ｖthn よりやや下がった電圧となる。
【００２７】レプリカ回路１３は、遅延素子の対称形に
配置された回路のうちの片側の回路によって構成され、
遅延素子の片側にテイルカレントＩ0 が全て流れる場合
を再現する。すなわち、レプリカ回路１３はトランジス
タＰ21、Ｎ22及びＮ21に対応するＰＭＯＳトランジスタ
Ｐ31、Ｎ31及びＮ32によって構成される。ただし、負荷
抵抗部のＮＭＯＳトランジスタＮ24を除いている。
配置された回路のうちの片側の回路によって構成され、
遅延素子の片側にテイルカレントＩ0 が全て流れる場合
を再現する。すなわち、レプリカ回路１３はトランジス
タＰ21、Ｎ22及びＮ21に対応するＰＭＯＳトランジスタ
Ｐ31、Ｎ31及びＮ32によって構成される。ただし、負荷
抵抗部のＮＭＯＳトランジスタＮ24を除いている。
【００２８】また、レプリカ回路１３内のＰＭＯＳトラ
ンジスタＰ31のチャネル幅Ｗと、遅延素子内の負荷抵抗
部のＰＭＯＳトランジスタＰ21及びＰ22のチャネル幅Ｗ
は、例えば、１：０．８ となるように、遅延素子の負
荷抵抗部のＰＭＯＳトランジスタの方を小さく形成して
おく。この比は、後述する負荷抵抗部の電圧−電流特性
（図２）が所望の特性になるよう、回路シミュレーショ
ンによって定めることができる。
ンジスタＰ31のチャネル幅Ｗと、遅延素子内の負荷抵抗
部のＰＭＯＳトランジスタＰ21及びＰ22のチャネル幅Ｗ
は、例えば、１：０．８ となるように、遅延素子の負
荷抵抗部のＰＭＯＳトランジスタの方を小さく形成して
おく。この比は、後述する負荷抵抗部の電圧−電流特性
（図２）が所望の特性になるよう、回路シミュレーショ
ンによって定めることができる。
【００２９】この参照電圧生成回路１１、オペアンプ１
２、レプリカ回路１３の制御系に依り、テイルカレント
Ｉ0 と同じ電流を流すレプリカ回路１３の出力電圧が、
参照電圧Ｖref に等しくなるように制御される。ここ
で、遅延素子に目を向けると、遅延素子１４の出力ＯＵ
Ｔ1 （またはＯＵＴ2 ）が参照電圧Ｖref に達したと
き、テイルカレントＩ0 の８０％がトランジスタＰ21
（またはトランジスタＰ22）を通じて流れる。これは先
述のように、レプリカ回路１３内のＰＭＯＳトランジス
タＰ31と遅延素子内の負荷抵抗部のＰＭＯＳトランジス
タＰ21、Ｐ22のチャネル幅Ｗの比を１：０．８としたた
めである。従って、遅延素子の片側回路にテイルカレン
トＩ0 を全て流すとき、テイルカレントＩ0 の２０％が
負荷抵抗部のＮＭＯＳトランジスタＮ24（またはＮ25）
に流れてこれを動作させる。この負荷抵抗部のＮＭＯＳ
トランジスタＮ24、Ｎ25の存在が、遅延素子の出力端子
の振幅を一定値Ｖthn （ＮＭＯＳトランジスタの閾値）
に保つ上で重要な役割を果たす。
２、レプリカ回路１３の制御系に依り、テイルカレント
Ｉ0 と同じ電流を流すレプリカ回路１３の出力電圧が、
参照電圧Ｖref に等しくなるように制御される。ここ
で、遅延素子に目を向けると、遅延素子１４の出力ＯＵ
Ｔ1 （またはＯＵＴ2 ）が参照電圧Ｖref に達したと
き、テイルカレントＩ0 の８０％がトランジスタＰ21
（またはトランジスタＰ22）を通じて流れる。これは先
述のように、レプリカ回路１３内のＰＭＯＳトランジス
タＰ31と遅延素子内の負荷抵抗部のＰＭＯＳトランジス
タＰ21、Ｐ22のチャネル幅Ｗの比を１：０．８としたた
めである。従って、遅延素子の片側回路にテイルカレン
トＩ0 を全て流すとき、テイルカレントＩ0 の２０％が
負荷抵抗部のＮＭＯＳトランジスタＮ24（またはＮ25）
に流れてこれを動作させる。この負荷抵抗部のＮＭＯＳ
トランジスタＮ24、Ｎ25の存在が、遅延素子の出力端子
の振幅を一定値Ｖthn （ＮＭＯＳトランジスタの閾値）
に保つ上で重要な役割を果たす。
【００３０】図２に、図１に示した遅延素子の負荷抵抗
部の電圧−電流特性を示す。まず、テイルカレントＩ0
が大きい場合について説明する。図１の参照電圧Ｖref
は、参照電圧生成回路１１内のＮＭＯＳトランジスタＮ
41がドレイン及びゲートをＶddに接続しているため、そ
のチャネル幅Ｗを遅延素子の負荷抵抗部内のＮＭＯＳト
ランジスタＮ24、Ｎ25のチャネル幅Ｗと同じにしておけ
ば、負荷抵抗部のＮＭＯＳトランジスタの電圧−電流特
性（図２のＤＮ）と同一の電圧−電流特性を持つ。ＮＭ
ＯＳトランジスタはＰＭＯＳトランジスタよりも急な立
ち上がり特性を持つ。従って、参照電圧Ｖref は、図２
の特性ＤＮが図１の参照電圧生成回路１１の定電流源Ｉ
A の電流を流す点で与えられることになる。レプリカ回
路１３のＰＭＯＳトランジスタＰ31は、参照電圧Ｖref
がドレイン・ソース間に印加されたときにテイルカレン
トＩ0 が流れるように制御されるため、図２のＲＰ1 に
示す電圧−電流特性を持つ。
部の電圧−電流特性を示す。まず、テイルカレントＩ0
が大きい場合について説明する。図１の参照電圧Ｖref
は、参照電圧生成回路１１内のＮＭＯＳトランジスタＮ
41がドレイン及びゲートをＶddに接続しているため、そ
のチャネル幅Ｗを遅延素子の負荷抵抗部内のＮＭＯＳト
ランジスタＮ24、Ｎ25のチャネル幅Ｗと同じにしておけ
ば、負荷抵抗部のＮＭＯＳトランジスタの電圧−電流特
性（図２のＤＮ）と同一の電圧−電流特性を持つ。ＮＭ
ＯＳトランジスタはＰＭＯＳトランジスタよりも急な立
ち上がり特性を持つ。従って、参照電圧Ｖref は、図２
の特性ＤＮが図１の参照電圧生成回路１１の定電流源Ｉ
A の電流を流す点で与えられることになる。レプリカ回
路１３のＰＭＯＳトランジスタＰ31は、参照電圧Ｖref
がドレイン・ソース間に印加されたときにテイルカレン
トＩ0 が流れるように制御されるため、図２のＲＰ1 に
示す電圧−電流特性を持つ。
【００３１】一方、遅延素子の負荷抵抗部のＰＭＯＳト
ランジスタＰ21及びＰ22の電圧−電流特性は、レプリカ
回路１３のＰＭＯＳトランジスタＰ31のそれの８０％し
か電流を流さないので、図２のＤＰ1 のような特性にな
る。この特性ＤＰ1 とＮＭＯＳトランジスタの特性であ
る特性ＤＮとを重ね合せた特性ＤＬ1 が遅延素子の負荷
抵抗部全体の電圧−電流特性であり、遅延素子の出力電
圧の下限、即ち遅延素子の片側にテイルカレント全てが
流れるときの遅延素子の出力電圧Ｖs1は、ほぼ曲線ＲＰ
1 と曲線ＤＬ1 との交点で与えられる。遅延素子の出力
電圧の上限は、遅延素子の片側に電流が流れない時なの
で、ＤＬ1 とＶ軸との交点（Ｖdd）である。従って、Ｖ
s1で示された範囲が、テイルカレントが大きい場合の遅
延素子出力の振幅となる。
ランジスタＰ21及びＰ22の電圧−電流特性は、レプリカ
回路１３のＰＭＯＳトランジスタＰ31のそれの８０％し
か電流を流さないので、図２のＤＰ1 のような特性にな
る。この特性ＤＰ1 とＮＭＯＳトランジスタの特性であ
る特性ＤＮとを重ね合せた特性ＤＬ1 が遅延素子の負荷
抵抗部全体の電圧−電流特性であり、遅延素子の出力電
圧の下限、即ち遅延素子の片側にテイルカレント全てが
流れるときの遅延素子の出力電圧Ｖs1は、ほぼ曲線ＲＰ
1 と曲線ＤＬ1 との交点で与えられる。遅延素子の出力
電圧の上限は、遅延素子の片側に電流が流れない時なの
で、ＤＬ1 とＶ軸との交点（Ｖdd）である。従って、Ｖ
s1で示された範囲が、テイルカレントが大きい場合の遅
延素子出力の振幅となる。
【００３２】次に、テイルカレントＩ0 が小さい場合に
ついて説明する。レプリカ回路１３のＰＭＯＳトランジ
スタＰ31の電圧−電流特性は、流す電流が少ないため、
図２の特性曲線ＲＰ2 のようになる。すると、負荷抵抗
部のＰＭＯＳトランジスタＰ21及びＰ22の電圧−電流特
性は、ＲＰ2 の８０％の電流を流すので、特性曲線ＤＰ
2 のようになる。これと負荷抵抗部のＮＭＯＳトランジ
スタの特性ＤＮを重ね合せた特性曲線ＤＬ2 が、テイル
カレントが小さいときの遅延素子の負荷抵抗部全体の電
圧−電流特性となる。この場合の遅延素子の出力電圧の
下限は、ＲＰ2とＤＬ2 の交点で与えられるので、Ｖs2
で示した範囲が遅延素子の出力の振幅となる。
ついて説明する。レプリカ回路１３のＰＭＯＳトランジ
スタＰ31の電圧−電流特性は、流す電流が少ないため、
図２の特性曲線ＲＰ2 のようになる。すると、負荷抵抗
部のＰＭＯＳトランジスタＰ21及びＰ22の電圧−電流特
性は、ＲＰ2 の８０％の電流を流すので、特性曲線ＤＰ
2 のようになる。これと負荷抵抗部のＮＭＯＳトランジ
スタの特性ＤＮを重ね合せた特性曲線ＤＬ2 が、テイル
カレントが小さいときの遅延素子の負荷抵抗部全体の電
圧−電流特性となる。この場合の遅延素子の出力電圧の
下限は、ＲＰ2とＤＬ2 の交点で与えられるので、Ｖs2
で示した範囲が遅延素子の出力の振幅となる。
【００３３】テイルカレントＩ0 が大きい場合の振幅Ｖ
s1と、テイルカレントＩ0 が小さい場合の振幅Ｖs2とを
比較してみると、振幅がテイルカレントＩ0 の大きさに
殆ど依存しないことがわかる。
s1と、テイルカレントＩ0 が小さい場合の振幅Ｖs2とを
比較してみると、振幅がテイルカレントＩ0 の大きさに
殆ど依存しないことがわかる。
【００３４】このようにテイルカレントＩ0 が小さく、
遅延素子の負荷抵抗部の電圧−電流特性に飽和領域が現
れる場合でも振幅をほぼ一定に保つことができるのは、
振幅を決定するための参照電圧生成回路１１で、参照電
圧を決定するＮＭＯＳトランジスタＮ41と同様の動作を
するＮＭＯＳトランジスタを、遅延素子の負荷抵抗部が
含んでおり、そのＮＭＯＳトランジスタ（Ｎ24、Ｎ25）
を動作させなければ、必要な電流が得られないように設
定されているためである。
遅延素子の負荷抵抗部の電圧−電流特性に飽和領域が現
れる場合でも振幅をほぼ一定に保つことができるのは、
振幅を決定するための参照電圧生成回路１１で、参照電
圧を決定するＮＭＯＳトランジスタＮ41と同様の動作を
するＮＭＯＳトランジスタを、遅延素子の負荷抵抗部が
含んでおり、そのＮＭＯＳトランジスタ（Ｎ24、Ｎ25）
を動作させなければ、必要な電流が得られないように設
定されているためである。
【００３５】次に、図３に本発明の他の実施の形態を示
す。この実施の形態においては、図１に示す実施の形態
と逆極性のトランジスタを使用して構成している。同図
において図１に示す電圧制御発振器回路と対応する部分
には同一符号を付している。
す。この実施の形態においては、図１に示す実施の形態
と逆極性のトランジスタを使用して構成している。同図
において図１に示す電圧制御発振器回路と対応する部分
には同一符号を付している。
【００３６】同３（ａ）に示される遅延素子２４〜２７
の構成の詳細を図３（ｂ）に示す。この実施の形態では
ＰＭＯＳトランジスタでテイルカレントＩ0 を流してい
る。その電流量は制御電圧Ｖ0 で制御する。テイルカレ
ントを変化させる際、遅延素子の負荷抵抗部の抵抗値も
それに併せて制御するのは、図１の実施例と同様であ
る。その負荷抵抗部の抵抗値を制御するための信号はＶ
c である。制御電圧Ｖcは、参照電圧生成回路２１で生
成される参照電圧Ｖref と、オペアンプ２２と、遅延素
子の片側回路のうち、負荷抵抗部のドレイン及びゲート
を接続したＮＭＯＳトランジスタＮ51（またはＮ54）を
除いたレプリカ回路２３と、によって生成される。参照
電圧Ｖref は、参照電圧生成回路２１内のＮＭＯＳトラ
ンジスタＮ71が、定電流源ＩA が供給する電流を受ける
ことができる点として決定される。この参照電圧Ｖref
と遅延素子のレプリカ回路２３の出力電圧が等しくなる
よう、オペアンプ２２が動作する。これにより、レプリ
カ回路２３のＮＭＯＳトランジスタＮ61は、ドレイン・
ソース間に参照電圧Ｖref が印加された状態で、遅延素
子を流れるテイルカレントＩ0 と同じ量の電流を流すこ
とになる。ここで、図１の実施例と同様、レプリカ回路
２３のＮＭＯＳトランジスタＮ61のチャネル幅Ｗと遅延
素子の負荷抵抗部のＮＭＯＳトランジスタＮ52及びＮ53
のチャネル幅Ｗの比を、例えば、１：０．８のように、
遅延素子の負荷抵抗の方を小さく設定しておくと、オペ
アンプ２２の出力Ｖc でゲートを制御されたＮＭＯＳト
ランジスタＮ52及びＮ53には、ドレイン・ソース間に参
照電圧Ｖref と同じ電圧が印加されてもテイルカレント
の８０％しか流れないので、残りの２０％をドレイン・
ゲートを短絡したＮＭＯＳトランジスタＮ51及びＮ54が
担う。
の構成の詳細を図３（ｂ）に示す。この実施の形態では
ＰＭＯＳトランジスタでテイルカレントＩ0 を流してい
る。その電流量は制御電圧Ｖ0 で制御する。テイルカレ
ントを変化させる際、遅延素子の負荷抵抗部の抵抗値も
それに併せて制御するのは、図１の実施例と同様であ
る。その負荷抵抗部の抵抗値を制御するための信号はＶ
c である。制御電圧Ｖcは、参照電圧生成回路２１で生
成される参照電圧Ｖref と、オペアンプ２２と、遅延素
子の片側回路のうち、負荷抵抗部のドレイン及びゲート
を接続したＮＭＯＳトランジスタＮ51（またはＮ54）を
除いたレプリカ回路２３と、によって生成される。参照
電圧Ｖref は、参照電圧生成回路２１内のＮＭＯＳトラ
ンジスタＮ71が、定電流源ＩA が供給する電流を受ける
ことができる点として決定される。この参照電圧Ｖref
と遅延素子のレプリカ回路２３の出力電圧が等しくなる
よう、オペアンプ２２が動作する。これにより、レプリ
カ回路２３のＮＭＯＳトランジスタＮ61は、ドレイン・
ソース間に参照電圧Ｖref が印加された状態で、遅延素
子を流れるテイルカレントＩ0 と同じ量の電流を流すこ
とになる。ここで、図１の実施例と同様、レプリカ回路
２３のＮＭＯＳトランジスタＮ61のチャネル幅Ｗと遅延
素子の負荷抵抗部のＮＭＯＳトランジスタＮ52及びＮ53
のチャネル幅Ｗの比を、例えば、１：０．８のように、
遅延素子の負荷抵抗の方を小さく設定しておくと、オペ
アンプ２２の出力Ｖc でゲートを制御されたＮＭＯＳト
ランジスタＮ52及びＮ53には、ドレイン・ソース間に参
照電圧Ｖref と同じ電圧が印加されてもテイルカレント
の８０％しか流れないので、残りの２０％をドレイン・
ゲートを短絡したＮＭＯＳトランジスタＮ51及びＮ54が
担う。
【００３７】この実施例における各遅延素子の負荷抵抗
部の電圧−電流特性を図４を参照して説明する。
部の電圧−電流特性を図４を参照して説明する。
【００３８】まず、テイルカレントＩ0 が大きい場合に
ついて説明する。参照電圧Ｖref は、参照電圧生成回路
２１のＮＭＯＳトランジスタＮ71が定電流源ＩA が供給
する電流を受けることのできる点として決定され、それ
はＮＭＯＳトランジスタのしきい値電圧Ｖthn よりやや
高い電圧となる。この参照電圧Ｖref に等しい電圧がレ
プリカ回路２３のＮＭＯＳトランジスタＮ61のドレイン
・ソース間に印加されたときに同ＮＭＯＳトランジスタ
Ｎ61にテイルカレントと同じ量の電流が流れるように制
御電圧Ｖc が制御されるので、同ＮＭＯＳトランジスタ
Ｎ61の電圧−電流特性は、図４の特性ＲＮ1 のようにな
る。
ついて説明する。参照電圧Ｖref は、参照電圧生成回路
２１のＮＭＯＳトランジスタＮ71が定電流源ＩA が供給
する電流を受けることのできる点として決定され、それ
はＮＭＯＳトランジスタのしきい値電圧Ｖthn よりやや
高い電圧となる。この参照電圧Ｖref に等しい電圧がレ
プリカ回路２３のＮＭＯＳトランジスタＮ61のドレイン
・ソース間に印加されたときに同ＮＭＯＳトランジスタ
Ｎ61にテイルカレントと同じ量の電流が流れるように制
御電圧Ｖc が制御されるので、同ＮＭＯＳトランジスタ
Ｎ61の電圧−電流特性は、図４の特性ＲＮ1 のようにな
る。
【００３９】一方、遅延素子の負荷抵抗部のゲートを制
御電圧Ｖc で制御されたＮＭＯＳトランジスタＮ52及び
Ｎ53は、レプリカ回路２３のＮＭＯＳトランジスタＮ61
の８０％しか電流を流すことができないので、図４のＤ
Ｎ1 のような電圧−電流特性を持つ。これにドレイン及
びゲートを接続されたＮＭＯＳトランジスタＮ51及びＮ
54の電圧−電流特性ＤＮＤを重ね合せたＤＬ1 が、遅延
素子の負荷抵抗部全体の電圧−電流特性となる。これよ
り、遅延素子の出力電圧の下限、即ち、遅延素子の片側
にテイルカレント全てが流れる場合の動作点は、図４の
ＲＮ1 とＤＬ1との交点にほぼ等しく、従って、遅延素
子の出力端子の振幅は図４のＶs1に示される範囲とな
る。
御電圧Ｖc で制御されたＮＭＯＳトランジスタＮ52及び
Ｎ53は、レプリカ回路２３のＮＭＯＳトランジスタＮ61
の８０％しか電流を流すことができないので、図４のＤ
Ｎ1 のような電圧−電流特性を持つ。これにドレイン及
びゲートを接続されたＮＭＯＳトランジスタＮ51及びＮ
54の電圧−電流特性ＤＮＤを重ね合せたＤＬ1 が、遅延
素子の負荷抵抗部全体の電圧−電流特性となる。これよ
り、遅延素子の出力電圧の下限、即ち、遅延素子の片側
にテイルカレント全てが流れる場合の動作点は、図４の
ＲＮ1 とＤＬ1との交点にほぼ等しく、従って、遅延素
子の出力端子の振幅は図４のＶs1に示される範囲とな
る。
【００４０】次に、テイルカレントＩ0 が小さい場合の
振幅について述べる。テイルカレントＩ0 が小さい場
合、レプリカ回路２３に流れる電流は小さくて済むの
で、レプリカ回路２３のＮＭＯＳトランジスタＮ61の電
圧−電流特性は図４の特性ＲＮ2のようになる。遅延素
子の負荷抵抗部のゲートを制御電圧Ｖc で制御されたＮ
ＭＯＳトランジスタＮ52及びＮ53の電圧−電流特性は、
先述のようにレプリカ回路２３のＮＭＯＳトランジスタ
Ｎ61の８０％しか電流を流さないので、図４のＤＮ2 の
ようになる。これにドレイン及びゲートを接続されたＮ
ＭＯＳトランジスタＮ51及びＮ54の電圧−電流特性ＤＮ
Ｄを重ね合せたＤＬ2 が、遅延素子の負荷抵抗部全体の
電圧−電流特性となる。これより、遅延素子の出力電圧
の下限、即ち、遅延素子の片側にテイルカレントＩ0 全
てが流れる場合の動作点は、図６のＲＮ2 とＤＬ2 との
交点に等しく、従って、遅延素子の出力端子の振幅は図
４のＶs2に示される範囲となる。
振幅について述べる。テイルカレントＩ0 が小さい場
合、レプリカ回路２３に流れる電流は小さくて済むの
で、レプリカ回路２３のＮＭＯＳトランジスタＮ61の電
圧−電流特性は図４の特性ＲＮ2のようになる。遅延素
子の負荷抵抗部のゲートを制御電圧Ｖc で制御されたＮ
ＭＯＳトランジスタＮ52及びＮ53の電圧−電流特性は、
先述のようにレプリカ回路２３のＮＭＯＳトランジスタ
Ｎ61の８０％しか電流を流さないので、図４のＤＮ2 の
ようになる。これにドレイン及びゲートを接続されたＮ
ＭＯＳトランジスタＮ51及びＮ54の電圧−電流特性ＤＮ
Ｄを重ね合せたＤＬ2 が、遅延素子の負荷抵抗部全体の
電圧−電流特性となる。これより、遅延素子の出力電圧
の下限、即ち、遅延素子の片側にテイルカレントＩ0 全
てが流れる場合の動作点は、図６のＲＮ2 とＤＬ2 との
交点に等しく、従って、遅延素子の出力端子の振幅は図
４のＶs2に示される範囲となる。
【００４１】ここで、テイルカレントが大きい場合の遅
延素子の出力の振幅Ｖs1とテイルカレントが小さい場合
の遅延素子の出力の振幅Ｖs2とを比較してみると、振幅
はテイルカレントに殆ど依存しないことがわかる。
延素子の出力の振幅Ｖs1とテイルカレントが小さい場合
の遅延素子の出力の振幅Ｖs2とを比較してみると、振幅
はテイルカレントに殆ど依存しないことがわかる。
【００４２】この理由は、図１の実施例の場合と同様、
振幅を決定するための参照電圧生成回路２１で、参照電
圧を決定するＮＭＯＳトランジスタＮ71と同様の動作を
するＮＭＯＳトランジスタを、遅延素子の負荷抵抗部が
含んでおり、そのＮＭＯＳトランジスタを動作させなけ
れば、必要な電流を得られないように設定されているた
めである。
振幅を決定するための参照電圧生成回路２１で、参照電
圧を決定するＮＭＯＳトランジスタＮ71と同様の動作を
するＮＭＯＳトランジスタを、遅延素子の負荷抵抗部が
含んでおり、そのＮＭＯＳトランジスタを動作させなけ
れば、必要な電流を得られないように設定されているた
めである。
【００４３】次に、電圧制御遅延回路について説明す
る。上述したリングオシレータ１４〜１７あるいは２４
〜２７のループを開放して直列回路とする。この直列回
路の入力端にデータ信号を与え、直列回路の出力端から
データ信号を取り出せば、該直列回路は制御電圧Ｖ0 を
遅延時間制御信号とする電圧制御遅延回路となる。この
電圧制御遅延回路においても、上述した電圧制御発振器
の一定信号振幅や直線的な遅延時間特性等の種々の利点
を引き継ぐことができる。
る。上述したリングオシレータ１４〜１７あるいは２４
〜２７のループを開放して直列回路とする。この直列回
路の入力端にデータ信号を与え、直列回路の出力端から
データ信号を取り出せば、該直列回路は制御電圧Ｖ0 を
遅延時間制御信号とする電圧制御遅延回路となる。この
電圧制御遅延回路においても、上述した電圧制御発振器
の一定信号振幅や直線的な遅延時間特性等の種々の利点
を引き継ぐことができる。
【００４４】なお、上述した２つの実施の形態では、リ
ングオシレータを４つの遅延素子で構成した例を示した
が、これに限られものではない。必要な遅延素子の段数
でリングオシレータを構成するとができる。
ングオシレータを４つの遅延素子で構成した例を示した
が、これに限られものではない。必要な遅延素子の段数
でリングオシレータを構成するとができる。
【００４５】
【発明の効果】以上説明したように、本発明の電圧制御
発振器によれば、発振周波数を広い範囲で変動させて
も、遅延素子の出力端子の振幅をほぼ一定に保つことが
できるので、線形性の高い発振特性を達成できる。従っ
て、発振範囲を必要最低限に抑えられるので、雑音の影
響を受け難い電圧制御発振器を実現できる。また、発振
振幅を決定する参照電圧と同じ因子で電流値が決まる定
電流回路を基にしてテイルカレントを生成すれば、プロ
セス・温度の変動の影響も補償することが可能となる。
発振器によれば、発振周波数を広い範囲で変動させて
も、遅延素子の出力端子の振幅をほぼ一定に保つことが
できるので、線形性の高い発振特性を達成できる。従っ
て、発振範囲を必要最低限に抑えられるので、雑音の影
響を受け難い電圧制御発振器を実現できる。また、発振
振幅を決定する参照電圧と同じ因子で電流値が決まる定
電流回路を基にしてテイルカレントを生成すれば、プロ
セス・温度の変動の影響も補償することが可能となる。
【００４６】また、本発明の電圧制御遅延回路によれ
ば、遅延時間を広い範囲で変動させても、遅延素子の出
力端子の振幅をほぼ一定に保つことができるので、線形
性の高い制御電圧対遅延時間特性を達成可能となる。
ば、遅延時間を広い範囲で変動させても、遅延素子の出
力端子の振幅をほぼ一定に保つことができるので、線形
性の高い制御電圧対遅延時間特性を達成可能となる。
【図１】本発明の実施の形態を説明するブロック回路図
である。
である。
【図２】本発明の実施の形態における遅延素子の負荷抵
抗部の電圧−電流特性を説明する特性図である。
抗部の電圧−電流特性を説明する特性図である。
【図３】本発明の他の実施の形態を示すブロック回路図
である。
である。
【図４】図３に示した実施の形態の遅延素子の負荷抵抗
部の電圧−電流特性を説明する特性図である。
部の電圧−電流特性を説明する特性図である。
【図５】従来の電圧制御発振器の構成例を説明するブロ
ック回路図である。
ック回路図である。
【図６】従来例の遅延素子内の負荷抵抗部における電圧
−電流特性を説明する特性図である。
−電流特性を説明する特性図である。
１１，２１，３１ 参照電圧生成回路 １２，２２，３２ オペアンプ １３，２３，３３ レプリカ回路 １４〜１７，２４〜２７，３４〜３６ 遅延素子 ＩA 定電流源 Ｒ1 ，Ｒ2 ，Ｒ11，Ｒ12 負荷抵抗部
Claims (6)
- 【請求項１】複数の差動増幅回路の各々が電圧制御され
る可変な抵抗を含む負荷抵抗部を有して帰還ループを形
成し、各々の電流源の出力電流を供給される制御電圧に
応じて設定することにより発振周波数を定めるようにし
た、リングオシレータと、 前記負荷抵抗部を有する差動増幅回路と同等の回路構成
を有するレプリカ回路と、 供給される発振振幅を設定するための基準電圧に前記レ
プリカ回路の出力電圧を一致させる負荷抵抗制御電圧を
発生し、これを前記レプリカ回路及び各差動増幅器の負
荷抵抗部に供給する制御回路と、を備える電圧制御発振
器であって、 前記差動増幅回路の負荷抵抗部は、電源と出力端子間に
設けられて、前記負荷抵抗制御電圧に応じて抵抗値を変
化する第１の可変抵抗素子と、前記出力端子のレベルを
所定値にクランプするクランプ回路と、を有し、 前記レプリカ回路の負荷抵抗部は、電源と出力端子間に
設けられて、前記負荷抵抗制御電圧に応じて抵抗値を変
化する第２の可変抵抗素子を有し、 同一の前記負荷抵抗制御電圧の供給下において、前記第
１の可変抵抗素子は、前記第２の可変抵抗素子よりも大
きい抵抗値になるように形成される、 ことを特徴とする電圧制御発振器。 - 【請求項２】前記第１及び第２の可変抵抗素子はＰまた
はＮＭＯＳトランジスタによって、前記クランプ回路は
ダイオード接続されたＮＭＯＳトランジスタによって、
構成される、 ことを特徴とする請求項１記載の電圧制御発振器。 - 【請求項３】前記第２及び第１の可変抵抗素子を形成す
るＭＯＳトランジスタ相互の電流比は、１：ｎ （ｎ＜
１） に設定される、 ことを特徴とする請求項２記載の電圧制御発振器。 - 【請求項４】前記基準電圧及び前記差動増幅回路の電流
源に供給される制御電圧は、ダイオードと電流源との直
列回路を含む電圧生成回路によって生成される、 ことを特徴とする請求項１乃至３のいずれかに記載の電
圧制御発振器。 - 【請求項５】複数の差動増幅回路の各々が電圧制御され
る可変な抵抗を含む負荷抵抗部を有して帰還ループを形
成し、各々の電流源の出力電流を供給される制御電圧に
応じて設定することにより発振周波数を定めるようにし
た、リングオシレータと、 前記負荷抵抗部を有する差動増幅回路と同等の回路構成
を有するレプリカ回路と、 供給される発振振幅を設定するための基準電圧に前記レ
プリカ回路の出力電圧を一致させる負荷抵抗制御電圧を
発生し、これを前記レプリカ回路及び各差動増幅器の負
荷抵抗部に供給する制御回路と、を備える電圧制御発振
器であって、 前記差動増幅回路は、各々のゲートが信号入力端に接続
され、一端が共通に接続されて差動トランジスタ対とな
る第１及び第２のトランジスタと、前記差動トランジス
タ対の共通接続点と第１の電源との間に接続されて前記
制御電圧がゲートに印加される第３のトランジスタと、
前記負荷抵抗制御電圧がゲートに印加され、第２の電源
と前記第１のトランジスタの他方端との間に接続される
第４のトランジスタと、一方の端子及びゲートが共に前
記第２の電源に接続され、他方の端子が前記第１のトラ
ンジスタの他方の端子に接続されるＮＭＯＳの第５のト
ランジスタと、前記負荷抵抗制御電圧がゲートに印加さ
れ、前記第２の電源と前記第２のトランジスタの他方端
との間に接続される第６のトランジスタと、一方の端子
及びゲートが共に前記第２の電源に接続され、他方の端
子が前記第２のトランジスタの他方の端子に接続される
ＮＭＯＳの第７のトランジスタと、を含み、 前記レプリカ回路は、前記第３、第１及び第４のトラン
ジスタ若しくは前記第３、第２及び第６のトランジスタ
に対応する極性で各々が形成される、ゲートに前記負荷
抵抗制御電圧が印加され、前記第２の電源と出力端との
間に接続される第８のトランジスタと、ゲートに所定電
圧が印加され、一端が前記出力端に接続される第９のト
ランジスタと、ゲートに前記制御電圧が印加され、前記
第９のトランジスタの他端と前記第１の電源との間に接
続される第１０のトランジスタと、を含み、 前記第８のトランジスタの通過電流と前記第４及び第６
のトランジスタ各々の通過電流との電流比が １：ｎ
（ｎ＜１）となるように前記第４、第６及び第８のトラ
ンジスタが形成される、 ことを特徴とする電圧制御発振器。 - 【請求項６】複数の差動増幅回路の各々が電圧制御され
る可変な抵抗を含む負荷抵抗部を有して直列回路を形成
し、各々の電流源の出力電流を供給される制御電圧に応
じて設定することにより前記直列回路を伝搬する信号の
遅延時間を定めるようにした、信号遅延回路と、 前記負荷抵抗部を有する差動増幅回路と同等の回路構成
を有するレプリカ回路と、 供給される発振振幅を設定するための基準電圧に前記レ
プリカ回路の出力電圧を一致させる負荷抵抗制御電圧を
発生し、これを前記レプリカ回路及び各差動増幅器の負
荷抵抗部に供給する制御回路と、を備える電圧制御遅延
回路であって、 前記差動増幅回路の負荷抵抗部は、電源と出力端子間に
設けられて、前記負荷抵抗制御電圧に応じて抵抗値を変
化する第１の可変抵抗素子と、前記出力端子のレベルを
所定値にクランプするクランプ回路と、を有し、 前記レプリカ回路の負荷抵抗部は、電源と出力端子間に
設けられて、前記負荷抵抗制御電圧に応じて抵抗値を変
化する第２の可変抵抗素子を有し、 同一の前記負荷抵抗制御電圧の供給下において、前記第
１の可変抵抗素子は、前記第２の可変抵抗素子よりも大
きい抵抗値になるように形成される、 ことを特徴とする電圧制御遅延回路。
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|---|---|---|---|
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| US08/796,621 US5767748A (en) | 1996-02-08 | 1997-02-07 | Voltage controlled oscillator and voltage controlled delay circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02285296A JP3260615B2 (ja) | 1996-02-08 | 1996-02-08 | 電圧制御発振器 |
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|---|---|
| JPH09214299A true JPH09214299A (ja) | 1997-08-15 |
| JP3260615B2 JP3260615B2 (ja) | 2002-02-25 |
Family
ID=12094255
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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