KR20040007490A - 전압 제어 발진기를 위한 정출력 스윙 및 가변시간 지연을갖는 씨모스 회로 - Google Patents

전압 제어 발진기를 위한 정출력 스윙 및 가변시간 지연을갖는 씨모스 회로 Download PDF

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KR20040007490A
KR20040007490A KR10-2003-7013051A KR20037013051A KR20040007490A KR 20040007490 A KR20040007490 A KR 20040007490A KR 20037013051 A KR20037013051 A KR 20037013051A KR 20040007490 A KR20040007490 A KR 20040007490A
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시지안 린
배리 하베이
알렉산더 페어그리브
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엘란테크 세미컨덕터, 인코포레이티드
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Abstract

지연 회로는 위상고정루프(PLLC)의 링 발진기내에서 사용되기 위하여 제공된다. 상기 지연 회로는 차동쌍을 위한 꼬리 전류를 제공하는 NMOS 트랜지스터(101)를 갖는 차동쌍 NMOS 트랜지스터(102, 103)를 포함한다. 상보 NMOS 및 PMOS 부하 트랜지스터(104, 106 및 105, 107)는 차동쌍 트랜지스터(102, 103)를 위한 부하를 제공한다. 함께 증폭기(130)를 갖는 트랜지스터(111-114 및 121-122)는 지연 장치를 위한 바이어싱을 제공한다. 상기 증폭기(130)는 VDD-VCLAMP로 설정된 비반전 입력을 갖는다. 도시된 바와 같이, VDD로부터 VDD-VCLAMP로의 정출력전압 스윙은 지연 장치의 출력(VOUT+ 및 VOUT-)에 제공되고, 꼬리 전류를 설정하기 위해 사용되는 제어 전압(VCTL)에 독립적이다. 도 1의 PMOS 트랜지스터(4)에 대응하는 것으로서, NMOS 부하 트랜지스터(104)는 게이트 기생 캐퍼시턴스에 기여하지 않아서 더이상의 공급 전류의 소비없이 높은 동작 속도를 가능하게 한다. 링 발진기를 위한 동작 주파수가 트랜지스터를 통한(101) 꼬리 전류에 직접적으로 비례할 것이기 때문에 도 2의 지연 회로를 사용하는 링 발진기의 넓은 주파수 동조 범위가 제공된다.

Description

전압 제어 발진기를 위한 정출력 스윙 및 가변시간 지연을 갖는 씨모스 회로{A CMOS CIRCUIT WITH CONSTANT OUTPUT SWING AND VARIABLE TIME DELAY FOR A VOLTAGE CONTROLLED OSCILLATOR}
위상고정루프(PLL)는 통신, 디지털 회로 및 대용량 전자장치를 포함한 많은 적용에 사용된다. PLLs를 위한 많은 설계는 기술 분야의 통상의 지식을 가진 자에게 알려져 있다. 전형적인 PLL 설계는 전압 또는 전류 제어 발진기(VCO 또는 ICO), PLL의 동작수행을 결정하는 임계부를 포함한다. PLL을 위한 VCO 또는 ICO의 중요한 파라미터는 (1)동조 범위, 또는 출력 진폭의 최소 변화와 낮은 지터를 갖는 VCO 주파수의 최소와 최대값의 사이 범위; (2)공급 및 기판 노이즈 제거; 및 (3)전력 소모를 포함한다.
도 1은 PLL의 VCO 또는 ICO의 링 발진기내에서 사용될 수 있는 전형적인 지연회로를 도시한다. 도 1의 지연회로는 IEEE JSSC, Vol. 31, No. 11, November 1996, pp. 1723-1732에 개시되어 있다. 트랜지스터(1-7)는 지연단계를 형성하고 트랜지스터(11 및 12)는 지연회로를 위한 바이어싱을 제공한다.
상기 지연단계는 저항성 부하(4-7)를 갖는 소스-연결쌍 트랜지스터(2, 3)를포함한다. 각 부하는 동등한 크기로 바이어스된 PMOS 장치(6 또는 7)와 분지된 다이오드 연결된 PMOS 장치(4 또는 5)를 포함한다. 게이트 서클이 없는 트랜지스터(2 또는 3)는 NMOS 장치임에 반하여, 트랜지스터(4-7)는 그들의 게이트 상에 제공된 서클에 의하여 도시된 바와 같이 PMOS 장치이다. 게이트 서클은 후속 도면뿐 아니라, 도 1내의 어느 트랜지스터가 PMOS와 NMOS 장치인지 나타내는데 사용된다.
적절한 바이어스를 위하여, 트랜지스터(11, 12, 6, 7)의 크기는, 예를 들어 트랜지스터(2)가 완전히 켜졌을 때, 트랜지스터(6)가 트랜지스터(1)의 전류의 1/2를 인출하기 위하여 선택된다. 유사하게, 만약 트랜지스터(3)가 완전히 켜진다면, 트랜지스터(7)는 트랜지스터(1)의 전류의 1/2을 인출한다.
도 1의 지연회로는 VDD로부터 VDD-VGS의 출력전압 스윙을 갖는다. 여기서, k가 전도 부하 트랜지스터(4 또는 5)중 하나의 장치 상호컨덕턴스일 때, VGS는와 동일한 게이트-소스 전압이다. ID는 트랜지스터(4 또는 5)중 하나의 드레인 전류이고, 시간지연 제어전압(VCTL)에 의하여 제어되는 것으로서, 전형적으로 트랜지스터(1)를 통하는 꼬리 전류의 절반이다.
도 1의 지연회로의 시간지연은로 근사화될 수 있다. REFF는 두개의 전도 부하 트랜지스터(4 또는 5)중 하나를 위한 상호컨덕턴스의 역수인 전압 스윙 범위의 말단에서의 작은 신호 저항이다. CEFF는 전체 유효 캐퍼시턴스이고 트랜지스터(2 및 6)의 드레인 캐퍼시턴스, 트랜지스터(4)의 게이트 및 드레인 캐퍼시턴스, 및 링 발진기의 후속 지연단계의 입력 트랜지스터의 게이트 캐퍼시턴스를 포함한다. 유효 캐퍼시턴스(CEFF)를 제한하는 것은 전력 소비를 감소시키고 나아가 증가하는 동작 속도를 가능하게 할 수 있다.
도 1에 도시된 회로의 N 단계를 갖는 링 발진기를 위하여, 링 발진기의 동작 주파수(f1)는 다음과 같을 것이다.
따라서, 도 1에 도시된 회로를 사용하는 링 발진기는에 따라 변화하는 출력전압 스윙과에 비례하는 동작 주파수(f1)를 갖는다.에 따른 출력전압 스윙의 변화는 그러한 변화가 전체 동작 주파수 범위를 걸쳐 전력 공급과 기판 노이즈 제거를 감소시키기 때문에 바람직하지 않은 특징이다. 더욱이, 동작 주파수(f1)의 동조 범위는 제곱근에 따라 꼬리 전류(ID)상의 제한에 의하여 제어된다.
본 발명은 위상고정루프의 링 발진기내에 사용되는 지연회로와 관련된다.
본 발명은 특정의 실시예에 관하여 기술될 것이고, 다음의 도면을 참조할 것이다.
도 1은 링 발진기의 전형적인 지연 회로를 도시하고;
도 2는 본 발명에 따른 링 발진기를 위한 지연 회로를 도시한다.
본 발명과 관련하여, 도 1의 회로에 상대적으로 정출력 스윙, 넓은 동조 범위, 고동작 속도 및 저전력 소비를 갖는 VCO 또는 ICO를 위한 향상된 지연 회로가 제공된다.
본 발명과 관련하여, 도 2에 따르면, 지연 회로는 VCO 또는 ICO의 링 발진기내에 사용될 수 있도록 제공된다. 지연 회로는 차동쌍을 위한 꼬리 전류를 제공하는 NMOS 트랜지스터(101)를 갖는 NMOS 트랜지스터(102, 103)의 상기 차동쌍을 포함한다. 상보 NMOS 및 CMOS 부하 트랜지스터(104, 106 및 105, 107)는 차동 트랜지스터(102 및 103)를 위한 부하를 제공한다. 증폭기(130)와 함께 트랜지스터(111-114 및 121-122)는 지연 조정 회로를 위한 바이어싱을 제공한다.
증폭기(130)는 VDD-VCLAMP로의 비전환 (+) 입력 설정을 가지고, 트랜지스터(101, 102, 104 및 106) 또는 트랜지스터(101, 103, 105 및 107)중 어느 한쪽이 바이어싱 트랜지스터(111, 112, 113 및 114)를 각각 모사하도록 지연 회로의 트랜지스터의 W/L 비율은 설정된다. 도시된 바와 같이, VDD로부터 VDD-VCLAMP까지의 정출력전압 스윙은 지연 장치의 출력(VOUT+ 및 VOUT-)에서 제공된다. VCLAMP가 트랜지스터(101)로부터 바이어스 꼬리 전압을 제어하는 제어 전압(VCTL)에 독립적이기 때문에, 시간 지연 회로의 출력전압 스윙은 VCTL에 의하여 제어되는 것으로서 다양한 꼬리 전류를 위한 일정한 값이 될 것이다. 정출력 정압 스윙은 지연 회로가 동작 전류의 변화를 통하여 도 1의 회로에 상대적으로 나은 노이즈 제거를 제공할 수 있도록 한다.
도 2의 회로를 위하여, NMOS 부하 트랜지스터(104 또는 105)는 링 발진기의 동작 주파수에 영향을 미치는 유효 캐퍼시턴스(CEFF)에 보다 적게 기여하는데, 반면에 도 1에 도시된 PMOS 트랜지스터(4 또는 5)는 상기 유효 캐퍼시턴스에 기여하고, 그리하여 도 2의 회로는 더 많은 공급 전류를 소모함이 없이 더 높은 동작 속도를 얻을 수 있다. 추가적으로, 도 2의 회로를 사용하는 링 발진기를 위한 동작 주파수는 꼬리 전류에 정비례함에 반하여 도 1의 장치를 사용하는 동작 주파수는 꼬리 전류의 제곱근에 비례하기 때문에 도 2의 회로를 사용하는 링 발진기의 주파수 동조 범위는 도 1의 회로보다 넓어질 수 있다.
도 2는 본 발명에 따른 VCO 또는 ICO의 링 발진기내에 사용하기 위한 향상된 지연 회로를 도시한다. 상기 회로는 NMOS 트랜지스터(102 및 103)의 차동쌍을 위한 꼬리 전류를 제공하는 NMOS 트랜지스터(101)를 포함한다. NMOS 트랜지스터(104)와 PMOS 트랜지스터(106)는 차동쌍의 트랜지스터(102)를 위한 상보 부하를 형성한다. 유사하게, NMOS 트랜지스터(105) 및 PMOS 트랜지스터(106)는 차동쌍의 트랜지스터(103)를 위한 상보 부하를 형성한다. 도 2에 도시된 증폭기(130)와 함께 트랜지스터(111-114 및 121-122)는 지연 장치를 위한 적절한 바이어싱을 제공한다.
트랜지스터(106, 107)의 게이트 바이어스는 도 1의 트랜지스터(6, 7)의 바이어스와 같은 고찰을 따른다. 바이어스를 위한 일예에서, 트랜지스터(106, 107, 114, 및 122)의 W/L 비는 동일하게 설정된다. 더욱이, 트랜지스터(104, 105, 및 113)의 W/L 비는 동일하게 설정되고, 트랜지스터(102, 103, 및 112)의 W/L 비는 동일하게 설정된다. 나아가, 트랜지스터(101)의 W/L 비는 트랜지스터(111, 121)의W/L 비의 두배로 설정된다. 마지막으로, 트랜지스터(104, 105)의 W/L 비는 트랜지스터(106, 107)의 W/L 비의 1/3로 설정된다.
도 2의 회로는 도 1의 회로를 능가하여 VCO 또는 ICO내에 사용될 때 몇가지 장점을 제공한다. 이 장점들은 후속 문단에서 기술된다.
먼저, 도 2의 지연 회로는 VDD로부터 VDD-VCLAMP로의 정출력전압 스윙을 갖는다. VIN+이 높고 VIN-가 낮을 때, 예를 들어, 트랜지스터(101, 102, 104 및 106)가 트랜지스터(111, 112, 113 및 114)의 바이어싱을 각각 모사하기 때문에 VOUT-는 VDD-VCLAMP로 클램프될 것이다. 동시에, 트랜지스터(107)는 상기 트랜지스터(107)가 차단될 때까지 출력 노드를 충전할 것이기 때문에 VOUT+는 VDD가 될 것이다. 동일한 이유로, VIN+이 낮고 VIN-가 높다면, VOUT-는 VDD가 되고VOUT+는 VDD-VCLAMP가 될 것이다. VCLAMP는 트랜지스터(101)로부터 바이어스 꼬리 전류를 제어하는 제어 전압(VCTL)에 독립적이기 때문에, 도 2의 시간 지연 회로의 출력전압 스윙은 VCTL에 의하여 제어되는 것으로서 다양한 꼬리 전류에 대하여 일정하다. 도 1의 회로와 비교하여, 도 2의 정출력전압 스윙을 갖는 회로는 차동-대-단일종단 변환기가 보다 쉽게 설계될 수 있도록 하고 완전한 동조 범위를 걸쳐 나은 전력 공급 및 기판 노이즈 차단을 갖는 발진기를 만드는데 사용될 수 있도록 한다.
나아가, 도 2의 회로의 시간 지연은 대략,이고, 이때 I는 제어 전압(VCTL)에 의하여 제어되는 것으로서 트랜지스터(101)의 꼬리 전류의 절반이고 V는 클램핑 전압(VCLAMP)과 같다. CEFF는 트랜지스터(103, 107)의 드래인에서 총 기생 캐퍼시턴스, 트랜지스터(105)의 소스 캐퍼시턴스, 및 다음 단계의 입력 트랜지스터의 게이트 캐퍼시턴스이다. 도 2의 N단계를 갖는 발진기를 위하여, 회로는 다음과 같이 표현되는 동작 주파수(f2)를 갖는다.
도 2의 NMOS 트랜지스터(104)의 크기는 도 1의 PMOS 트랜지스터(4)의 크기의 1/3이고, NMOS 트랜지스터(104)는 기판 캐퍼시턴스에 대한 게이트 캐퍼시턴스(CEFF에 대한 CGB)에 기여하지 않고 반면에 PMOS 트랜지스터(4)는 기여하기 때문에, 도 2의 회로를 위한 CEFF는 도 1에 도시된 회로를 위한 CEFF에 비하여 상당히 작다. 그러므로, 도 2의 회로는 더 많은 공급 전류를 소비하지 않고 더 높은 동작 속도를 얻을 수 있다. 추가적으로, 도 2의 회로를 사용하는 링 발진기의 동작 주파수는 꼬리 전류(ID)에 정비례함에 반하여 도 1의 회로에 사용하는 링 발진기의 동작 주파수는 꼬리 전류(ID)에 제곱근 비례하기 때문에 도 2의 주파수 동조 범위는 이전 회로의 범위보다 더 넓다.
본 발명은 상기한 바와 같이 특정적으로 기술되었음에도 불구하고, 이는 단지 본 발명을 만들고 사용하는 방법을 기술분야의 통상의 지식을 가진 자에게 지도하기 위함이다. 많은 다른 변형예는 본 발명의 범위내에서 가능할 것이고, 이하의 청구범위에 의하여 한정된다.

Claims (9)

  1. 지연 회로에 상보 입력을 형성하는 차동쌍의 제 1 및 제 2 트랜지스터의 게이트, 및 상기 지연 회로의 상보 출력을 형성하는 상기 차동쌍의 상기 제 1 및 제 2 트랜지스터의 드레인과 공통 소스 구성으로 연결된 상기 차동쌍 트랜지스터(102, 103);
    제 1 전압 공급(VDD)을 상기 차동쌍의 상기 제 1 트랜지스터(102)의 상기 드레인에 연결하여 분지되어 연결된 소스-드레인 경로를 갖는 제 3 및 제 4 트랜지스터(104, 106)를 포함하는 제 1 부하;
    상기 제 1 전압 공급(VDD)을 상기 차동쌍의 상기 제 2 트랜지스터(103)의 상기 드레인에 연결하여 분지되어 연결된 소스-드레인 경로를 갖는 제 5 및 제 6 트랜지스터(105, 107)를 포함하는 제 2 부하; 및
    전압 기준에 연결된 제 1 입력, 제 2 입력 및 출력을 갖는 증폭기(130)와;
    상기 제 1 전압 공급(VDD)과 상기 증폭기의 상기 제 2 입력 사이에 연결된 소스-드레인 경로를 갖는 제 7 및 제 8 트랜지스터(113, 114)로 구성된 제 3 부하를 포함하는 바이어스 회로;를 포함하고, 여기서 상기 제 3, 제 5 및 제 7 트랜지스터의 게이트는 상기 증폭기의 상기 출력에 연결되는 발진기를 위한 지연 회로.
  2. 제 1항에 있어서,
    상기 제 1 전압 공급(VDD)에 연결되는 소스와 상기 제 4, 제 6 및 제 8 트랜지스터의 게이트에 연결되고 서로 연결되는 드레인과 게이트를 갖는 제 9 트랜지스터(122)를 더 포함하는 지연 회로.
  3. 제 1항에 있어서,
    상기 차동쌍의 상기 제 1 및 제 2 트랜지스터(102, 103)의 상기 공통 소스에 연결된 드레인과 제 2 전압 공급(VSS)에 연결된 소스, 및 지연 제어 전압 입력(VCTL)에 연결된 게이트를 갖는 제 9 트랜지스터(101); 및
    상기 제 9 트랜지스터(122)의 상기 드레인에 연결된 드레인, 상기 제 2 전압 공급(VSS)에 연결된 소스 및 상기 지연 제어 전압 입력(VCTL)과 상기 제 9 트랜지스터의 상기 게이트에 연결된 게이트를 갖는 제 10 트랜지스터(121)를 더 포함하는 지연 회로.
  4. 제 3항에 있어서,
    상기 증폭기의 상기 제 2 입력에 연결되는 드레인, 상기 제 1 전압 공급(VDD)에 연결된 게이트, 및 소스를 갖는 제 11 트랜지스터(112); 및
    상기 제 11 트랜지스터(112)의 상기 소스에 연결된 드레인과 상기 제 2 전압공급(VSS)에 연결된 소스, 및 상기 지연 제어 전압과 상기 제 9 및 제 10 트랜지스터(101, 122)의 게이트에 연결되는 게이트를 갖는 제 12 트랜지스터(111)를 더 포함하는 지연 회로.
  5. 지연 회로에 비반전 입력(VIN+)을 형성하는 게이트, 상기 지연 회로의 비반전 출력(VOUT-)을 형성하는 드레인과, 소스를 갖는 제 1 NMOS 트랜지스터(102); 및
    상기 지연 회로의 비반전 입력(VIN-)을 형성하는 게이트, 상기 지연 회로의 비반전 출력(VOUT+)을 형성하는 드레인과, 차동쌍의 상기 제 1 트랜지스터의 상기 소스에 연결되는 소스를 갖는 제 2 NMOS 트랜지스터(103)를 포함하는 차동쌍 트랜지스터;
    제 1 전압 공급(VDD)에 연결되는 드레인, 상기 비반전 출력(VOUT+)에 연결되는 소스, 및 게이트를 갖는 제 3 NMOS 트랜지스터(105); 및
    상기 제 1 전압 공급(VDD)에 연결되는 소스, 상기 비반전 출력(VOUT+)에 연결되는 드레인, 및 게이트를 갖는 제 1 PMOS 트랜지스터(107)를 포함하는 제 1 부하;
    상기 제 1 전압 공급(VDD)에 연결되는 드레인, 상기 비반전 출력(VOUT-)에 연결되는 소스, 및 상기 제 3 NMOS 트랜지스터(105)의 상기 게이트에 연결되는게이트를 갖는 제 4 NMOS 트랜지스터(104); 및
    상기 제 1 전압 공급(VDD)에 연결되는 소스, 상기 비반전 출력(VOUT-)에 연결되는 드레인, 및 상기 제 1 PMOS 트랜지스터(107)의 상기 게이트에 연결되는 게이트를 갖는 제 2 PMOS 트랜지스터(106)를 포함하는 제 2 부하;
    상기 제 1 및 상기 제 2 트랜지스터의 상기 소스에 연결되는 드레인, 제 2 전압 공급(VSS)에 연결되는 소스, 및 게이트를 갖는 제 5 NMOS 트랜지스터(101); 및
    전압 기준에 연결된 비반전 입력, 반전 입력 및 출력을 갖는 증폭기(130)와;
    상기 제 1 전압 공급(VDD)에 연결되는 드레인, 상기 증폭기(130)의 반전 입력에 연결되는 소스, 및 상기 제 3 NMOS 트랜지스터(105)의 상기 게이트에 연결되는 게이트를 갖는 제 6 NMOS 트랜지스터(113); 및
    상기 제 1 전압 공급(VDD)에 연결되는 소스, 상기 증폭기(130)의 상기 반전 입력에 연결되는 드레인, 및 상기 제 1 PMOS 트랜지스터(107)의 상기 게이트에 연결되는 게이트를 갖는 제 3 PMOS 트랜지스터(114)를 포함하는 제 3 부하와;
    상기 증폭기(130)의 상기 반전 입력에 연결되는 드레인, 상기 제 1 전압 공급(VDD)에 연결되는 게이트, 및 소스를 갖는 제 7 NMOS 트랜지스터(112)와;
    상기 제 7 NMOS 트랜지스터(112)의 상기 소스에 연결되는 드레인, 상기 제 2 전압 공급(VSS)에 연결되는 소스, 및 상기 제 5 NMOS 트랜지스터(101)의 상기 게이트에 연결되는 게이트를 갖는 제 8 NMOS 트랜지스터(111)와;
    상기 제 2 전압 공급(VSS)에 연결되는 소스, 상기 제 5 NMOS 트랜지스터(112)의 상기 게이트에 연결되고 상기 지연 회로의 지연 제어 전압 입력(VCTL)에 연결되는 게이트, 및 드레인을 갖는 제 9 NMOS 트랜지스터(121); 및
    상기 제 1 전압 공급(VDD)에 연결되는 소스, 및 함께 연결되고 상기 제 9 NMOS 트랜지스터(121)의 상기 드레인과 상기 제 1 PMOS 트랜지스터(107)의 상기 게이트에 연결되는 드레인과 게이트를 갖는 제 4 PMOS 트랜지스터(122)를 포함하는 바이어스 회로;를 포함하는 발진기를 위한 지연 회로.
  6. 제 5항에 있어서,
    상기 제 1, 제 2, 제 3, 및 제 4 PMOS 트랜지스터(107, 106, 114, 122) 각각의 폭-대-길이(W/L)비는 동일하고,
    상기 제 3, 제 4, 및 제 6 NMOS 트랜지스터(105, 104, 113) 각각의 W/L비는 동일하며,
    상기 제 1, 제 2, 및 제 7 NMOS 트랜지스터(102, 103, 112) 각각의 W/L비는 동일하고,
    상기 제 5 NMOS 트랜지스터(101)의 W/L비는 상기 제 8 및 제 9 NMOS 트랜지스터(111, 121) 각각의 W/L비의 두배이며,
    상기 제 3 및 제 4 NMOS 트랜지스터(104, 105) 각각의 W/L비는 상기 제 1 및 제 2 PMOS 트랜지스터(107, 106) 각각의 W/L비의 1/3인 지연 회로.
  7. 지연 회로에 상보 입력을 형성하는 차동쌍의 제 1 및 제 2 NMOS 트랜지스터의 게이트와, 상기 지연 회로의 상보 출력을 형성하는 상기 차동쌍의 상기 제 1 및 제 2 NMOS 트랜지스터의 드레인을 갖는 공통 소스 구성내에 연결된 상기 차동쌍의 NMOS 트랜지스터(102, 103);
    상기 차동쌍의 상기 제 1 NMOS 트랜지스터(102)의 상기 드레인에 제 1 전압 공급(VDD)을 연결하여 분기로 연결된 소스-드레인 경로를 갖는 제 1 PMOS 트랜지스터(106)와 제 3 NMOS 트랜지스터(104)를 포함하는 제 1 부하;
    상기 차동쌍의 상기 제 2 트랜지스터의 상기 드레인에 상기 제 1 전압 공급(VDD)을 연결하여 분기로 연결되는 소스-드레인 경로를 갖는 제 2 PMOS 트랜지스터(107)와 제 4 NMOS 트랜지스터(105)를 포함하는 제 2 부하; 및
    상기 제 1 PMOS 트랜지스터(106)와 상기 제 1 부하의 상기 제 3 NMOS 트랜지스터(104)의 게이트 및 상기 제 2 PMOS 트랜지스터(107)와 상기 제 2 부하의 제 4 NMOS 트랜지스터에 바이어스 전압을 제공하는 전압 바이어스 회로를 포함하는 발진기를 위한 지연 회로.
  8. 지연 회로에 상보 입력을 형성하는 차동쌍의 제 1 및 제 2 트랜지스터의 게이트와, 상기 지연 회로의 상보 출력을 형성하는 상기 차동쌍의 상기 제 1 및 제 2 트랜지스터의 드레인을 갖는 공통 소스 구성내에 연결된 상기 차동쌍의 트랜지스터(102, 103);
    상기 차동쌍의 상기 제 1 트랜지스터(102)의 상기 드레인에 제 1 전압 공급(VDD)을 연결하여 분기로 연결된 소스-드레인 경로를 갖는 제 3 및 제 4 트랜지스터(104, 106)를 포함하는 제 1 부하;
    상기 차동쌍의 상기 제 2 트랜지스터(103)의 상기 드레인에 상기 제 1 전압 공급(VDD)을 연결하여 분기로 연결되는 소스-드레인 경로를 갖는 제 5 및 제 6 트랜지스터(105, 107)를 포함하는 제 2 부하; 및
    고전압 및 저전압 입력이 상기 지연 회로의 입력에 인가될 때 상기 지연 회로의 상기 출력들 사이에 전압 스윙이 일정하게 유지되도록 상기 제 1 부하 및 상기 제 2 부하의 트랜지스터의 게이트에 바이어스 전압을 제공하는 전압 바이어스 회로를 포함하는 발진기를 위한 지연 회로.
  9. 지연 회로에 상보 입력을 형성하는 차동쌍의 제 1 및 제 2 트랜지스터의 게이트와, 상기 지연 회로의 상보 출력을 형성하는 상기 차동쌍의 상기 제 1 및 제 2 트랜지스터의 드레인을 갖는 공통 소스 구성내에 연결된 상기 차동쌍의 트랜지스터(102, 103);
    상기 차동쌍의 상기 제 1 트랜지스터(102)의 상기 드레인에 제 1 전압공급(VDD)을 연결하여 분기로 연결된 소스-드레인 경로를 갖는 제 3 및 제 4 트랜지스터(104, 106)를 포함하는 제 1 부하;
    상기 차동쌍의 상기 제 2 트랜지스터의 상기 드레인에 상기 제 1 전압 공급(VDD)을 연결하여 분기로 연결되는 소스-드레인 경로를 갖는 제 5 및 제 6 트랜지스터(105, 107)를 포함하는 제 2 부하;
    상기 차동쌍 트랜지스터의 상기 소스에 제 2 전압 공급(VSS)을 연결하는 소스-드레인 경로를 갖고, 상기 지연 회로에 의하여 제공되는 시간 지연을 제어하는 제어 전압을 인가하기 위한 게이트를 갖는 꼬리 전류 제어 트랜지스터(101); 및
    상기 시간 지연이 상기 꼬리 전류 제어 트랜지스터의 소스로부터 드레인에 제공되는 꼬리 전류에 선형적으로 비례하도록 상기 제 1 부하와 상기 제 2 부하의 트랜지스터의 게이트에 바이어스 전압을 제공하는 전압 바이어스 회로를 포함하는 발진기를 위한 지연 회로.
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