JP2007267410A - 差動増幅器、電圧制御発振器および電圧制御発振器動作方法 - Google Patents

Abstract

【課題】 マイクロ波周波数で動作し、低出力、低ノイズで高品質を達成できるＣＭＯＳ差動増幅器を供給する。
【解決手段】 マイクロ波差動増幅器は、ソースが共通バイアス・ノードに接続され、ゲートが差入力信号を受信する入力ポートに接続され、さらにドレインが差出力信号を供給するための出力ポートに接続される第１および第２のＭＯＳデバイスから構成される。各デバイスのミラー・キャパシタは入力と出力ポートの間に必要なフィードバックを供給し、差出力信号の位相を差入力信号の位相と所定の周波数で４５゜シフトさせる。整合負荷と対応バイアス電流を用いて、ＮＭＯＳデバイスの動作点は各転送特性の線形領域に維持される。ジャイレータ構成中に４つの差動増幅器を内蔵するＶＣＯは、所定の周波数で発振し、８つの出力信号を持つ。
【選択図】 図４

Description

本発明は差動増幅器、および差動増幅器から構成される高周波数共振器に関し、特にＣＭＯＳマイクロ波多位相電圧制御発振器に関する。

情報化時代の到来と広帯域データの家庭への接続に対する最近の関心を背景に、低コスト低出力データ受信機は広帯域データ転送メディアとインタフェースを行う必要がある。そのようなデータ受信機はマルチギガヘルツ周波数でディジタルデータを再生しなければならない。これらの必要性が現在の集積回路技術能力を限界にまで押しやり、低出力集積クロック回復メカニズムの問題が存在する。

あるシリコン技術でデータが回復される比率を最大化する一つの方法は、チィップデータ入力で１：２デマルチプレクス回路を使うことである（J. ハウエンシルド等、“Ａ２２ Ｇｂ／ｓ決定回路、およびシリコンバイポーラ技術で組み立てられたＡ３２ Ｇｂ／ｓ再生デマルチプレクサＩＣ、” ＩＥＥＥ、１９９２年、バイポーラ回路と技術会合、論文７．４）。これは、例えば、２つのＤタイプのフリップフロップを用いてデータを再生することによって可能であり、この２つのＤタイプのフリップフロップのデータ入力は着信データと接続されているが、そのクロック入力はクロックの立ち下がり端および立ち上がり端でそれぞれクロックされる。そのため、例えば、２Ｇｂ／ｓデータ・ストリームは１ＧＨｚクロックによって再生できる。

ノーザン・テレコム・リミテッドに譲渡された米国特許第5,185,581（Ａ．Ｋ．Ｄ．ブラウン，１９９３年２月発行）（特許文献１）、第5,172,076号（Ａ．Ｋ．Ｄ．ブラウン，１９９２年１２月発行）（特許文献２）、第5,371,475号（Ａ．Ｋ．Ｄ．ブラウン，１９９４年１２月発行）（特許文献３）において、種々のＶＣＯが説明されており、これらの種々のＶＣＯは内蔵遅延素子を用いた相互コンダクタを使用したジャイレータ回路を用いている。これらの回路は主にシリコンバイポーラとバイポーラＨＢＴ技術に適用されている。上記特許で開示されたＶＣＯのバイポーラトランジスタの比較的大きな相互コンダクタンスは、十分に高い周波数の共振を可能とし、これらの相互コンダクタの内蔵遅延素子は確実な共振を維持するのに十分である。

米国特許第5,185,581号（特許文献４）は、直角位相出力をもつＶＣＯのタイプを開示している。そのようなＶＣＯの４位相の４つのＤタイプ・フリップフロップをクロッキングし、データ入力を共有データ・ストリームに接続することにより、１：４デマルチプレクス回路を得ることができる。そのような構成は１ＧＨｚＶＣＯから４ＧＢ／ｓデータ・ストリームを再生できる。
米国特許第5,185,581号公報 米国特許第5,172,076号公報 米国特許第5,371,475号公報 米国特許第5,185,581号公報

しかしながら、ＭＯＳ技術においては、相互コンダクタンスは一般にバイポーラ技術におけるものより低いオーダの振幅であり、そのためトランジスタの遅延素子は寄生構成要素として扱われ（クルメナッハ、“高周波ＣＭＯＳ相互コンダクタンス増幅器キャパシタ（ＴＡＣ）フィルタにおける設計”、回路とシステムに関する１９８９年ＩＥＥＥ国際シンポジウム）、発振を行うには十分でない。クルメナッハの論文はＣＭＯＳ高調波発振器について説明しており、これらのＣＭＯＳ高調波発振器は、負性抵抗相互コンダクタを用い、ジャイレータ・ロス・アドミタンスを補償し、発振を行わせる。

本発明は、十分な内蔵遅延素子を有するトランジスタを必要としない新しいＭＯＳジャイレータＶＣＯ構成を供給する。さらに、本発明は通常用いられている２つのジャイレータ構造ではなく、特殊な４つの相互コンダクタ・ジャイレータ構造を用いる。さらには、このジャイレータ・キャパシタはπ/４ラジアン位相シフトによって、分路ミラー・フィードバック・キャパシタとして接続される。

本発明の目的は、マイクロ波周波数で動作し、低出力、低ノイズで高品質を達成できるＣＭＯＳ差動増幅器（相互コンダクタ）を供給することにある。

また、本発明は、複数のＣＭＯＳ差動増幅器を内蔵したマイクロ波多位相電圧制御共振器（ＶＣＯ）を供給する。本発明のＶＣＯは、所定の期間においてデータ遷移回数はクロック遷移回数を上回る多位相データ再生回路で用いられる。ここでは位相ロックループ設計のための通常技術を用いることはできない。

本発明のＶＣＯ ＣＭＯＳ共振器は、マイクロ波周波数において８つの出力クロック位相で発振することができ、１：８再生デマルチプレクス回路にタイミングを供給するのに適している。このため、例えば、シリコン・プロセスが８位相共振器を１ＧＨｚの最大保障周波数で設計される場合は、そのプロセスは全ての集積回路を用いて８Ｇｂ／ｓまでのデータ再生を潜在的にサポートすることができる。例えば、当発明者により１９９５年１１月３０日に出願された同時係属中の米国特許出願シリアルＮｏ．08/565,266の“マイクロ波多位相・位相検出器”は、差動ＣＭＯＳまたはバイポーラＣＭＬで用いることができるマイクロ波多位相・位相検出器を開示している。

本発明は、十分な内蔵遅延素子を有するトランジスタを必要としない新しいＭＯＳジャイレータＶＣＯ構成を供給する。

従って、本発明は、マイクロ波差動増幅器に関し、このマイクロ波差動増幅器は、ソースが共通バイアス・ノードに接続され、ゲートが差入力信号を受信する入力ポートに接続され、さらにドレインが差出力信号を供給するための出力ポートに接続される第１および第２のＭＯＳデバイスと、所定の周波数において、所定の位相差を有する差入力信号の位相との関係で、差出力信号の位相をシフトするためのフィードバック手段と、各ＭＯＳデバイスの動作点を各転送特性の線形部に確立する手段とを含む。

本発明はＭＯＳ増幅器の線形領域で動作するメリットがある。そのため、増幅器が線形領域すなわち最大相互コンダクタンス・モードで動作している場合、ジャイレータＶＣＯの発振周波数は従来の飽和リング発振器の周波数の２倍となる。

好ましくは、本発明のデバイスは、低出力、低ノイズ、８位相マイクロ波ＣＭＯＳ ＶＣＯを供給する。ここで開示されたＣＭＯＳ ＶＣＯは、ＧＨｚ周波数で高い品質係数を有し、バイポーラ技術などより低いコストで多位相データ再生を行うことができる。

下記の説明は８位相ＶＣＯに関するが、本発明による差動増幅器を複数個縦続接続することにより、より多くの位相数を有するジャイレータを得ることができる。

バイポーラ技術におけるジャイレータの説明（先行技術）
マイクロ波差動増幅器の概要とバイポーラ技術で実行されるジャイレータを本発明のよりよい理解のために説明する。
図１はジャイレータ２００のブロック図であり、ジャイレータ２００は共振回路として接続された９０゜位相シフト差動増幅器１００、１００’を用いている。各差動増幅器は差入力Ｉｐ,Ｉｎを受信し、差出力Ｏｐ，Ｏｎを生成する。これらの増幅器は同様にバイアスされており、そのため、各増幅器は発振周波数で９０゜位相シフトしている。

ＶＣＯ２００においては、増幅器１００と１００’の直列利得は１以上で、増幅器１００と１００’による全体の位相シフトは１８０゜である。増幅器１００の正と負の出力端子Ｏ_ｐ１とＯ_ｎ１は差動増幅器１００’の正と負の入力端子Ｉ_ｐ２、Ｉ_ｎ２にそれぞれ接続されている。差動増幅器１００’の正と負の出力端子Ｏ_ｐ２とＯ_ｎ２と差動増幅器１００の負と正の入力端子Ｉ_ｎ１、Ｉ_ｐ１間で交差接続を行うことによって１８０゜位相シフトを得ることができる。増幅器は同様にバイアスされているので、それぞれ発振周波数で９０゜位相シフトが得られ、そのためクロック位相はちょうどπ／２ラジアン離れる。

増幅器１００と１００’は米国特許第5,185,581号（ブラウン）に記載されるタイプの増幅器を用いることができ、各増幅器は第１および第２の整合ペアトランジスタを構成している。バイアス電流の大部分が第１のペアに流れるときは、第１ペアの周波数応答がジャイレータの周波数応答を支配する。同様に、バイアス電流の大部分が第２のペアに流れる場合は、第２のペアの周波数応答がジャイレータの周波数応答を支配する。これらの２つのペアはエミッタ部のサイズに従って、それぞれ異なる周波数応答を有する。これは一般に、トランジスタの周波数応答は主にミラー・キャパシタンスによって決定されるためであり、このミラー・キャパシタンスはトランジスタのベースとコレクタ端子間の固有キャパシタンスである。このキャパシタンスは所定の周波数で利得と共に増加し、その利得はエミッタ電流密度と共に増加する。

図１のような２ポート・ジャイレータ回路２００の場合、一方のポートにある容量性インピーダンスは他のポートにある誘導インピーダンスへ変換される。もしキャパシタが両方のポートにある場合は、回路は並列ＲＬＣ共振回路になる。これらのキャパシタは実際、差動ペアのトランジスタのミラー・キャパシタンスを増大するように接続されており、そのためＶＣＯ２００の発振周波数範囲はより低い周波数帯域に切換られる。また、キャパシタは、増幅器回路がトランジスタの非直線動作パラメータへ依存するのを押さえ、そのためＶＣＯの品質因子（Ｑ）を増加させる。

ＶＣＯの発振周波数は制御入力Ｃｐ、Ｃｎ間に加えられる差動電圧Ｖｃを調節することで同調される。ＶＣＯ２００は、接地レベルから約２Ｖのバイアス電圧、および制御電圧差が−７５ｍＶから＋７５ｍＶの間で、約０．７５ＧＨｚから１．４ＧＨｚの間で同調される。この範囲は、製造プロトコルの偏差から生じる回路パラメータ変化に対しては実際上は十分である。図１の多位相ＶＣＯ２００は各ポートの出力とその反転出力得ることによって、直交位相クロックを得ることに使用してもよい。

本発明による差動位相シフト増幅器とＶＣＯの説明
本発明のＣＭＯＳマイクロ波多位相ＶＣＯは上記先行技術とは少なくとも下記の点において異なっている：
ａ）ＭＯＳ増幅器中に内蔵遅延素子を必要としない。これは２つの増幅器間に９０゜位相シフトではなく４５゜位相シフトを用いているからである；
ｂ）同調方法はミラー・キャパシタンスの変化を用いない。
さらに、本発明のＣＭＯＳマイクロ波ＶＣＯは、増幅器が常に線形および不飽和部で発振するように設計されているという点で、従来のＣＭＯＳリング発振器の先行技術とは異なっている。

４５゜位相シフト増幅器の基本トポロジは図２Ａに示され、この基本要素に用いられる記号は図２Ｂに示される。図２Ａの実施の形態は同調素子を含んでいない。

増幅器１０は、相互コンダクタンス増幅器であり、端子部１１と１３に加えられた差入力電圧Ｉｐ、Ｉｎを端子１５と１７に供給される差出力Ｏｐ、Ｏｎへ増幅する。増幅器１０はＮＭＯＳトランジスタＱ１とＱ２の整合ペアから成り、そのゲートはそれぞれ各入力ポート１１と１３に接続され、ドレインはそれぞれ出力ポート１５と１７に接続され、ソースはバイアス・ノード１９に接続される。トランジスタＱ１とＱ２のバイアス電流は接地端子とバイアス・ノード１９の間に接続されたトランジスタＱ３を用いて設定される。Ｑ１とＱ２の動作点は線形領域に設定され、端子１８に対応する電圧を加え、Ｑ３の電流を設定する。
ペアになった負荷２１と２３は出力ノードに接続され、そのためＱ１とＱ２のペアは各バイアス電流に対して線形領域で動作する。図２Ａの実施の形態では、負荷は抵抗である。

入出力間にあるキャパシタ２５と２７はフィードバック・キャパシタであり、縦続接続された差動増幅器１０を内蔵するジャイレータが共振回路となるようにする。実際上は、キャパシタ２５と２７は単にＮＭＯＳトランジスタＱ１とＱ２のミラー・キャパシタンスである。

図２Ｂは、図２Ａに示される増幅器ＡＭＰ_ｍの記号を示す図である。インデックス“ｍ”は、本発明によるＶＣＯを形成するように接続されたときに差動増幅器のランクを示す整数である。入力端子１１と１３の間の入力差動電圧Ｖ_ｍは、出力端子１５と１７間の出力差動電圧Ｖ_ｍ＋１に増幅され、Ｖ_ｍ＋１はＶ_ｍに対して４５゜位相シフトされている。その増幅器は入出力ポートの間で相互コンダクタンスｇ_ｍ（ｍｈｏ）、出力ポートにおいてロス・アドミタンスＧ_ｍ（ｍｈｏ）を有する。相互コンダクタンスｇは、一定のドレイン・ソース電圧（ｖ_ＤＳ）において、ドレイン電流（ｉ_Ｄ）とゲート・ソース電圧（ｖ_{Ｇ Ｓ}）間の関係として定義される。ロス・アドミタンスＧはＹ２２パラメータであり、これは主に増幅器の負荷抵抗によるもので、その出力を分路する。

図３は、図２Ａ中の４つの差動増幅器１０（相互コンダクタ）を内蔵するジャイレータ共振器３００である。この実施の形態では、ｍ＝１，２，３または４で、そのため差動増幅器１０はＡＭＰ_１からＡＭＰ_４と記される。ＡＭＰ_１からＡＭＰ_４の各差動増幅器は、それぞれ、各段階の出入力信号間で４５゜位相シフトを伴う。最初の増幅器ＡＭＰ_１への入力で正確な位相が得るために、それらの出力の１つを次の入力に加える前に反転し、１８０゜位相シフトが行われる。図３の例では、増幅器ＡＭＰ_４の正の出力Ｏ_ｐ４を増幅器ＡＭＰ_１の負の入力Ｉ_ｎ１へ配線し、増幅器ＡＭＰ_４の負の出力Ｏ_ｎ４を増幅器ＡＭＰ_１の正の入力Ｉ_ｐ１へ配線することによって、１８０゜位相シフトがＡＭＰ_４とＡＭＰ_１間で得られる。

一見すると、図３の回路はリング発振器に見えるが、上述のように重要で根本的な差異がある。従来のＣＭＯＳリング発振器は、飽和増幅器段階を用いており、発振期間の大部分の間、固定双安定ロジック・レベルにある。さらに、従来のリング発振器は、しばしば可変バイアス制御手段によって同調され、増幅器の伝播遅延、ここでは発振周期を変化させる。

本発明の回路は、主に増幅器が線形領域（すなわち、不飽和領域）で用いられる点、発振器がバイアス電流の制御によっては同調できない点で従来のリング発振器とは異なる。ＶＣＯ３００の全ての増幅器は線形領域で同時に動作するため、ループは４次ジャイレータの特徴を有し、ループ共振周波数でノイズフロアを増幅し、狭帯域スペクトル線または発振を生じる。

増幅器段階は不飽和であるため、増幅器は連続的に最大相互コンダクタンス・モードで用いられ、そのため従来のリング発振器の典型的に２倍の周波数を達成する。例えば、０．８ミクロンのＣＭＯＳプロセスで、従来のリング発振器は最大発振周波数９００ＭＨｚと報告されている。同じ技術において、０．８ミクロンのＣＭＯＳで実施されたこの発振器では１．６ＧＨｚの発振周波数が測定された。この発振器では８位相（各増幅器出力から２位相）が利用できるので、１２．８Ｇｂ／ｓ入力データレートを有する１：８再生デマルチプレクサ回路を得ることができる。もちろん、信頼できるデマルチプレクサを得ることは、固有のクロックジッタ、電力供給ノイズ、データ・アイが開く程度のような要因に依存し、さらには再生フリップフロップの設定および保持遅延時間などに依存する。本発明の目的はそのような性能を、低出力、低ノイズ、マイクロ波ＣＭＯＳ ＶＣＯの手段により供給することである。

発振条件
下記の分析はジャイレータＱ係数が無限になる単位ループ利得の条件、すなわち発振の限界条件を決定するものである。

図４のフィードバック・キャパシタ２５と２７の入力電圧への影響は最初に決定される。入力電圧をＶ_ｍ、出力電圧をＶ_ｍ＋１、電圧利得をＡ_ｍ、フィードバック電流をＩ_Ｆとすると、入力インピーダンスは：
これは分路キャパシタンス、すなわちミラー・キャパシタンスの振幅（１＋Ａ_ｍ）Ｃ_ｍに等しい。

同様に、出力アドミタンスＧ_ｍと相互コンダクタンスｇ_ｍを有する出力回路に関して、出力インピーダンスＺは下のように計算できる：
これは振幅（１＋１／Ａ_ｍ）Ｃ_ｍの負荷の分路キャパシタンスに等しい。上の式は遅延がゼロであるとした場合でも成り立つ。

図３の場合、増幅器ＡＭＰ_ｍの入力電圧Ｖ_ｍに対する出力電圧Ｖ_ｍ＋１は下の式によって与えられる：

上述のように、ｍは図３の実施の形態で１から４までの値をとる整数である。
以下のような置き換え式を用いると：
ＡＭＰｍの出力Ｖ_ｍ＋１は：
であり、ループ利得は下のように求められる：

整合回路要素が用いられる場合は、全ての増幅器においてＧ＝Ｇ；Ｃ_ｍ＝Ｃ；Ａ_ｍ＝Ａ；ｇ_ｍ＝ｇである。式（ＥＱ６）でＤ_{ｍ，ｍ＋１}を代入すると：
ここで、−１の平方根は±ｊで−１の４乗根は±√（±ｊ）、または±√（±ｊ）／√２である。
発振のための条件は単位利得、すなわちΓ＝１であり、４５゜位相シフトを得るためには各相互コンダクタ１０の増幅度ＡはＡ＝±√（１＋ｊ）／√２でなければならない。

ここで、４乗根を取り、式（ＥＱ７）に代入すると、単位利得は以下のようになる。
となり、実数部と虚数部とを等しくすると次の式が得られる。

式（ＥＱ１０）と（ＥＱ１１）を用いて次の式が得られる。
式（ＥＱ１２）は発振のための最小値ｇを与える。ｇは周波数から独立している点でメリットがある。

式（ＥＱ１１）に式（ＥＱ１２）から求めたＧ＝±ｇ／√２を代入すると次の式が得られる。

例えば、正規値を用いて、利得が１でω＝１rad/secおよびＣ＝１Ｆの場合、ｇ＝６．８２８ｍｈｏ、およびＧ＝４．８２８ｍｈｏとなる。

１ＧＨｚの動作でのフィードバック・キャパシタンスＣの値は上の式から決定される。ｇの典型的な値は１ｍｍｈｏ、キャパシタンスは通常０．１ｐＦである。典型的なＣＭＯＳプロセスでは、ＭＯＳゲート・キャパシタンスの変化はＭＯＳ相互コンダクタンスの変化に比例するため、キャパシタンスＣは、ＭＯＳゲート・キャパシタンスとして用いられ、プロセスの変化を補償するのが最良である。

バイアス制御
上記のように、差動増幅器はｉ_Ｄ−ｖ_ＧＳ特性の線形領域で動作するようにバイアスされるべきである。一方、ＶＣＯのＱ係数を最適化するため、相互コンダクタンスｇは式（ＥＱ１２）の単位利得に対し特定された値よりも僅かに大きいのが望ましい。

この困難を克服する１つの方法は、固定負荷抵抗をダイオード接続ＰＭＯＳトランジスタで置き換えることであり、このトランジスタのサイズは式（ＥＱ１２）をほぼ満足する。そのような増幅器２０が図４に示されている。ここでは図２Ａの抵抗２１と２３がＰＭＯＳダイオードとして接続されているダイオードＤ１とＤ２にそれぞれ置き換えられている。ダイオードＤ１のゲートとドレインは負の出力端子１７に接続され、ダイオードＤ２のゲートとドレインは正の出力端子１５に接続される。ダイオードＤ１とダイオードＤ２のソースは電源端子に接続される。

ＰＭＯＳトランジスタのサイズはバイアス電流から独立したｇ／Ｇ比率を得るための下記の分析によって決定される。典型的なＣＭＯＳプロセスにおいて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの相互コンダクタンスの比は、同一サイズのトランジスタにおいては約２である。これはＰＭＯＳとＮＭＯＳチャネルの移動度、およびＮとＰの井戸のドーピング・レベルの違いのためである。ドーピング濃度に関するＮＭＯＳトランジスタとＰＭＯＳトランジスタの相互コンダクタンスの感度比は、トランジスタが三極管領域に入る時の最大値ゲート電圧に依存する。飽和の開始時において、その感度は約１である。このように、ダイオードＤ１とＤ２が飽和領域にバイアスされチャネルのドーピング変化が５％以内の比に制御できれば、ＮＭＯＳとＰＭＯＳトランジスタの相互コンダクタンス比は５％以内に制御できる。

例えば、図２Ａまたは図４の増幅器のＮＭＯＳトランジスタＱ１とＱ２が長さが０．８ミクロン、幅が１００ミクロンのゲートを有する場合、対応のＰＭＯＳトランジスタで構成されるダイオード負荷Ｄ１とＤ２は、長さが０．８ミクロン、幅が１４１（＝１００×２．０／１．４１４）ミクロンのゲートを有し、式（ＥＱ１２）をほぼ満足する。典型的なドーピング変化において、ＰＭＯＳトランジスタはあまりに損失が多く回路が発振しないこともありうる。そのため、ＰＭＯＳトランジスタＤ１とＤ２を１０％縮減し、ゲート幅を１２７ミクロンにすることができる。このようにして、ｇ／Ｇ比は可変バイアス条件下でもほぼ一定となり目的を達成できる。

図５は簡単なバイアス回路４０であり、ここで、バイアス電圧はダイオード接続のＮチャネルＦＥＴ Ｄ３の両端に生成され、ＦＥＴを通った電流は電源電圧と抵抗Ｒ１によって決定される。このように、ダイオードＤ３の電流は、図２ＡのトランジスタＱ３、図４のトランジスタＱ３、図８ＡのトランジスタＱ３とＱ７にトランジスタのサイズに応じてミラーリングされる。

図４の差動増幅器を内蔵したＶＣＯの負荷のＶＣＯ電力を計算するには、ＶＣＯ３００はダイオード接続の８つのＰＭＯＳトランジスタから成る分布負荷を有するという事実を考慮しなければいけない。０．５ミクロンＣＭＯＳプロセスで典型的な１ＧＨｚのバイアス条件において、ＰＭＯＳトランジスタのアドミタンスはＧ＝０．６７ｍｍｈｏ、典型的なピーク電圧振幅は０．５Ｖｐｐまたは０．１７６Ｖｒｍｓであり、２０．８μＷのＰＭＯＳトランジスタの負荷出力となる。負荷の全電力は１６６μＷ、すなわち、−７．８ｄＢｍである。ＶＣＯの消費電力は６から１０ｍＷの間であり、供給電圧に依存し、約２．５％の最大効率となる。ＶＣＯ相互コンダクタの雑音指数はシミュレーションから約１２ｄＢである。４つの相互コンダクタの組み合わせにより、減衰が６ｄＢ、雑音指数が３９．８となる。これによりロビンの等式を用いると、発振器の有効Ｑ係数は以下のように計算される。
ここで、Ｆは増幅器の雑音係数、ｋはボルツマン定数、Ｔは絶対温度、ｆ_０はジャイレータの発振周波数である。

このように、１ＧＨｚの典型的な発振器においては、有効品質係数Ｑは５４，７４７で、１８ｋＨｚの自励発振器のスペクトル線幅を生成する。一般には、スペクトル線の幅はＰＬＬアプリケーションではより狭く、発振器は安定基準に固定される。

相互コンダクタンスｇは、バイアス電流に比例しているので、もしＧが図２Ａに示されるように固定負荷抵抗によって得られる場合は、自動利得制御（ＡＧＣ）が無しには式（ＥＱ１２）で特定された条件は保障されない。

ＡＧＣは、増幅器をほぼ線形領域内で動作させ、一定の信号振幅を得るように回路バイアスを制御するように用いることができる。処理などによる変化を調整し、式（ＥＱ１２）をよりよく満足するように回路パラメータを調節するため、信号振幅を相互コンダクタの線形領域内に維持すると、高調波歪み成分は基準キャリアの−２６ｄＢ以下になる。

実際には、位相雑音を減らすために発振器出力信号を大きくするのが望ましい。同時に、信号単位利得条件にできるだけ近づけるのが望ましい。これらの必要性は幾分矛盾しており、ＡＧＣを用いることにより妥協している。ピーク間で少なくとも０．５ボルトのシングル終端信号振幅は０．８ミクロンのＣＭＯＳプロセスで得ることができる。

ＡＧＣは発振周波数を変えずにバイアス電流を制御することによって用いることができる。式（ＥＱ１０）から得られるジャイレータ３００の共振周波数はｇ／Ｃ比と比例する。一方、本質的にミラー・キャパシタンスであるＣもまたｇと比例しており、バイアス変化に対してｇ／Ｃ比は事実上一定である。

図６はＡＧＣ回路５０の一例を示す図であり、図２Ａの差動増幅器用のバイアス構成４０と関連して用いられる。入力３１はＶＣＯ出力の一つと接続される。入力３１に加えられた発振器出力がＱ４のゲート電圧を一時的にトランジスタ閾値電圧以上に上げるまで、トランジスタＱ４は抵抗Ｒ２とＲ３によりバイアスが「ＯＦＦ」になる。このとき、トランジスタＱ４は導通し、抵抗Ｒ１が供給する電流の一部を引き出す。その結果、バイアス電圧はＡＧＣを供給するように制御される。

この構成では、共振器Ｑ係数は２つの共振器の縦続接続として計算できる。従来のジャイレータのＱ係数にグレベネの法則を用いると、負のインピーダンスが無いときのＱ係数は以下のようになる。

上で計算された単一利得に対してｇ＝６．８２８ｍｈｏとＧ＝４．８２８を代入し、プロセス変化のためＧの減少を１０％とすると、共振器Ｑ係数は０．６５２となる。しかしながら、回路遅延とフィードバックによる負のインピーダンスと、共振器周波数での単一ループ利得への近似のため、Ｑエンハンスメント係数は、理想値からＧの１０％の減少によって１０と計算され、さらに、−２６ｄＢの高調波歪み非線形性によって２０と計算される。理想値からのこれらの性能低下の組み合わせ効果によってＱエンハンスメント係数は８．９４４であり、または有効シングル共振器Ｑ係数は５．８３である。しかしながら、発振器共振器は構造上、Ｑ係数５．８３の２つの縦続共振器と等価であるため、組み合わせのＱ係数は９．０６となる。

図７は、マルチプル共振器発振器構造で使用するための単向性利得を持つ２ポート共振器としてのジャイレータ共振器の他の構成を示す図である。この構成では、多位相出力の特性は少しも損なわれていない。この構成は、ＶＣＯのＱ係数を高めるのに役立ち、非常に低い高調波歪みを有する正弦波出力信号を得ることができる。そのような特徴は多位相データ再生デマルチプレクサにおいて価値のあるもので、そこでは低ジッタ・クロックがスイッチング点においてクロック電圧の最大旋回率を必要とする。図７の共振２ポート回路は、各共振器間で４５゜位相シフトを有しリング構成で１８０゜の位相反転を有するように接続することができる。もちろん、この目的に合う他の組み合わせも可能である。

発振器周波数の同調
図３のＣＭＯＳジャイレータ発振器３００は、図４にあるように、可変負荷増幅器を内蔵する構成にすることができる。しかしながら、そのようなＶＣＯは共振器のバイアス変化によって同調させることができない。その理由は式（ＥＱ１０）によるジャイレータ３００の共振周波数がｇ／Ｃ比に比例しているということにある。この場合、ミラー・キャパシタンスに支配されるジャイレータ・キャパシタンスＣもまたｇに比例しており、そのため、バイアスは変化し、同調はされないので、ｇ／Ｃ比は実質上一定である。従って、別の同調方法を用いなければならない。

このＶＣＯに使われる同調メカニズムは、±９０゜位相シフトのフィードバック電流成分を調整し、前の相互コンダクタの電流出力と組み合わせる。

図８Ａはフィードバックを用いて同調制御を行う４５゜位相シフト差動増幅器３０を示す図であり、図８Ｂは図８Ａの増幅器の記号を示す図である。図８Ａにおいて、増幅器３０は差入力Ｉｎ、Ｉｐ、主差出力Ｏｎ、Ｏｐ、および補助フィードバック出力Ｆｐ、Ｆｎを有する。主増幅器はＮＭＯＳトランジスタＱ１とＱ２およびＮＭＯＳ電流ミラーＱ３から成る差動ペアを有する。この差動ペアの負荷インピーダンスはダイオード接続のＰＭＯＳトランジスタＤ１とＤ２によって供給される。ミラー・フィードバック・キャパシタ２５と２７は、バイアス電流によってＶＣＯの公称中心周波数を制御する。

また、図８Ａの回路は、トランジスタＱ５とＱ６および電流ミラーＱ７を含む補助増幅器から成る。この補助増幅器の入力は主増幅器と同じ入力に接続されている。補助増幅器の出力はＮＭＯＳトランジスタＱ８、Ｑ９、Ｑ１０およびＱ１１から成る乗算回路を介して出力Ｆｎ、Ｆｐに接続される。この乗算回路の目的は、乗算制御入力Ｃｎ、Ｃｐの電圧振幅に従って、補助出力の振幅と符号を制御することにある。これらの乗算入力端子ＣｐとＣｎはＶＣＯの同調制御入力の役割を果たし、この目的のために全ての増幅器の制御入力Ｃｐ、Ｃｎは並列に接続される。ＶＣＯの最大および最小周波数は、制御入力ＣｎとＣｐに加えられる最大同調電圧に対応している。

どちらかの極性の最大電圧が制御入力Ｃｎ、Ｃｐに印加されると、Ｑ５とＱ６の全差動電流は出力ＦｎとＦｐに現れる。この最大電流はミラーＱ７により供給され、Ｑ１とＱ２の最大出力差動電流はミラーＱ３によって供給される。また、トランジスタＱ３とＱ７は同じ電流ミラーの一部を構成する。そのため、補助増幅器と主増幅器からの出力比は固定最大値で、相互コンダクタンスＱ７とＱ３の比により決定される。これらのトランジスタのゲートが同じ長さである場合は、その比は各ゲート幅の比となる。

本発明において、補助増幅器のフィードバック電流は、図９Ａ示されるように、先の増幅器の出力電流と直角に加算される。この図９Ａは、図８Ａに示される４つの増幅器を内蔵するＶＣＯ４００を示している。各増幅器はそれぞれ４５゜位相シフトを行うので、直交位相を得るためには、フィードバック電流はループの２つの増幅器を通過しなければならない。主増幅器電流と直角なフィードバック電流の総和は、可変フィードバック電流のベクトル加算によって増幅器中で有効な可変遅延を生じる。その結果、４５゜位相シフトに対する可変遅延が得られるので、発振周波数は遅延とは逆に変化する。同調制御端子ＣｎとＣｐは、図８Ｂと図９Ａ中には記載されていないが、従来と同様に並列に接続されている。

ここに記されたＣＭＯＳ ＶＣＯの場合、各４つの相互コンダクタでそれぞれ４５゜位相シフトを行うので、フィードバック電流はフィードバック出力の２つ前の相互コンダクタの入力に加えられる。このようにして、フィードバックの直交位相成分が得られる。４つの電流フィードバック・パスの全体が本発明の実施の形態で用いられる。

図９Ｂは、４つ全ての増幅器の差出力信号に対するフェイザＯ_ｐｍとＯ_ｎｍおよび各フィードバック信号Ｆ_ｐｍとＦ_ｎｍを示す図である。図９Ｂと以下のテーブル１から、どのようにフィードバック信号が図９Ａ中の上流の増幅器の出力に接続されるかが分かる。
テーブル１
Ｆｐ１＋Ｏｎ３ Ｆｎ１＋Ｏｐ３
Ｆｐ２＋Ｏｎ４ Ｆｎ２＋Ｏｐ４
Ｆｐ３＋Ｏｐ１ Ｆｎ３＋Ｏｎ１
Ｆｐ４＋Ｏｐ２ Ｆｎ４＋Ｏｎ２

最大フィードバック電流は、ＮＭＯＳミラートランジスタＱ７およびＱ３の相互コンダクタンスの比として得られるので、ＶＣＯの最大同調範囲もまたこれらトランジスタの比によって決定される。そのため、最大フィードバック電流は、プロセスや温度変化に関係なく、物理形状により決定される。そのため、このタイプの同調構成は従来技術における方法よりも優れている。

本発明の実施の形態においては、ＶＣＯの同調範囲は１．１ＧＨｚ〜１．９ＧＨｚの間であり、０．５ミクロンＣＭＯＳ技術で製造されてきた。この技術においては、ミラー・キャパシタンスを小さくすることによってより高い周波数が可能となる。

ここでは本発明を特定の実施の形態を用いて説明したが、この分野の当業者が、本発明のより広い特徴から逸れることなく、本請求の範囲内で更なる修正や改良を行うことは可能である。

本発明の前述のおよび他の目的、特徴、利点は、添付した図面に示されるように、以下に特定される好ましい実施の形態から明らかになる。ここで、
は、９０゜位相シフト差動増幅器を用いた発振ジャイレータモデルを示す図である。 は、本発明の基本的なＣＭＯＳ４５゜位相シフト増幅器（相互コンダクタンス増幅器）を示す図である。 は、図２Ａの４５゜位相シフト増幅器に使われる記号を示す図である。 は、各相互コンダクタで４５゜の位相シフトを有するＶＣＯを示す図である。 は、活性負荷を有する基本的な４５゜位相シフト差動増幅器を示す図である。 は、相互コンダクタンス増幅器用のバイアス調整器の回路を示す図である。 は、バイアス電圧とＡＧＣ制御システムを示す図である。 は、単方向利得と多位相２ポート共振器回路を示す図である。 は、同調制御を有する４５゜位相シフト増幅器を示す図である。 は、図８Ａの増幅器に使われる記号を示す図である。 は、同調制御を有する相互コンダクタンス増幅器を含むＶＣＯを示す図である。 は、同調制御の位相関係を示す図である。

符号の説明

１０ 差動増幅器
１１ 入力端子
１３ 入力端子
１５ 出力端子
１７ 出力端子
１８ 端子
１９ バイアス・ノード
２０ 増幅器
２１ 抵抗
２３ 抵抗
２５ キャパシタ
２７ キャパシタ
３０ 増幅器
３１ 入力
４０ バイアス回路
５０ ＡＧＣ回路
１００ 差動増幅器
２００ ジャイレータ
３００ ＶＣＯ
４００ ＶＣＯ

Claims (18)

1. 差動増幅器において：
   それぞれのソース端子が共通バイアス・ノードに接続されたる第１のＭＯＳデバイスおよび第２のＭＯＳデバイスと、
   第１および第２のＭＯＳデバイスの各ゲート端子間に入力信号を受信する入力ポートと、
   第１および第２のＭＯＳデバイスの各ドレイン端子間に出力信号を出力する出力ポートと、
   第１および第２のＭＯＳデバイスのゲート・ドレイン端子間にカップルされた第１のフィードバック回路と、
   第２のＭＯＳデバイスのゲート・ドレイン端子間にカップルされた第２のフィードバック回路と、
   ドレイン端子が前記共通バイアス・ノードに結合された第３のＭＯＳデバイスと、ダイオード結合ＭＯＳデバイスである第４のＭＯＳデバイスとを有し、前記第１および第２のＭＯＳデバイスの各動作点が線形領域に形成されるカレント・ミラー回路を含むことを特徴とする差動増幅器。
2. 請求項１記載の差動増幅器において：
   前記第１および第２のフィードバック回路は、キャパシタとして結合される回路素子をそれぞれ含むことを特徴とする差動増幅器。
3. 請求項２記載の差動増幅器において：
   前記第１および第２のフィードバック回路は、キャパシタとして結合されるＭＯＳデバイスをそれぞれ含むことを特徴とする差動増幅器。
4. 請求項３記載の差動増幅器において：
   前記第１および第２のＭＯＳデバイスは、前記動作点で同一の相互コンダクタンス（ｇ）を有し、前記第１および第２のキャパシタは同一のキャパシタンス（Ｃ）を有することを特徴とする差動増幅器。
5. 請求項１記載の差動増幅器において：
   前記ダイオード結合ＭＯＳデバイスのドレイン端子は、前記第３のＭＯＳデバイスのゲート端子に結合され、前記ダイオード結合ＭＯＳデバイスのソース端子は接地されることを特徴とする差動増幅器。
6. 請求項５記載の差動増幅器において：
   さらに、
   前記第１のＭＯＳデバイスのドレイン端子と供給電圧間に結合される第１のインピーダンスと、
   前記第２のＭＯＳデバイスのドレイン端子と供給電圧間に結合される第２のインピーダンスと、
   前記ダイオード結合ＭＯＳデバイスのドレイン端子と供給電圧間に結合される第３のインピーダンスとを含むことを特徴とする差動増幅器。
7. 請求項６記載の差動増幅器において：
   前記第１、第２および第３のインピーダンスは抵抗であることを特徴とする差動増幅器。
8. 請求項６記載の差動増幅器において：
   さらに、
   前記ダイオード結合ＭＯＳデバイスの出力ポートから供給される出力信号の電圧が閾値電圧よりも高いときには、自動ゲイン制御（ＡＧＣ）回路を形成し、バイアス電流を減少させることを特徴とする差動増幅器。
9. 各々が差動入力ポートと差動出力ポートを含む複数の差動増幅器がカスケードに結合された電圧制御発振器において：
   これらの複数の各差動増幅器は、
   それぞれのソース端子が共通バイアス・ノードに接続されたる第１のＭＯＳデバイスおよび第２のＭＯＳデバイスと、
   第１および第２のＭＯＳデバイスの各ゲート端子が入力信号を受信する入力ポートと、
   第１および第２のＭＯＳデバイスの各ドレイン端子が出力信号を供給する出力ポートと、
   第１および第２のＭＯＳデバイスのゲート・ドレイン端子間にカップルされた第１のフィードバック回路と、
   第２のＭＯＳデバイスのゲート・ドレイン端子間にカップルされた第２のフィードバック回路と、
   前記第１および第２のＭＯＳデバイスの各動作点を線形領域に設定するために、前記共通バイアス・ノードに結合されるバイアス供給回路を含むことを特徴とする電圧制御発振器。
10. 請求項９記載の電圧制御発振器において：
    複数の各差動増幅器は、前後の差動増幅器に結合され、複数の各差動増幅器の出力ポートは後段の差動増幅器の入力ポートに結合され、複数の各差動増幅器の入力ポートは前段の差動増幅器の出力ポートに結合されるカスケード構成を有することを特徴とする電圧制御発振器。
11. 請求項９記載の電圧制御発振器において：
    前記バイアス供給回路は、ドレイン端子が前記共通バイアス・ノードに接続され、ゲート端子がダイオード結合ＭＯＳデバイスに接続された第３のＭＯＳデバイスで構成されるカレント・ミラー回路を含み、
    前記カレント・ミラー回路は、前記第１および第２のＭＯＳデバイスの各動作点を線形領域に形成するように構成されることを特徴とする電圧制御発振器。
12. 請求項１１記載の電圧制御発振器において：
    さらに、
    前記第１のＭＯＳデバイスのドレイン端子と供給電圧間に結合される第１のインピーダンスと、
    前記第２のＭＯＳデバイスのドレイン端子と供給電圧間に結合される第２のインピーダンスと、
    前記ダイオード結合ＭＯＳデバイスのドレイン端子と供給電圧間に結合される第３のインピーダンスとを含むことを特徴とする電圧制御発振器。
13. 請求項１２記載の電圧制御発振器において：
    前記第１、第２および第３のインピーダンスは抵抗であることを特徴とする電圧制御発振器。
14. 請求項１２記載の電圧制御発振器において：
    複数の各差動増幅器は、ダイオード結合ＭＯＳデバイスの出力ポートから供給される出力信号の電圧が閾値電圧よりも高いときには、ダイオード結合ＭＯＳデバイスの出力ポートに接続された自動ゲイン制御（ＡＧＣ）回路によってバイアス電流を減少させることを特徴とする電圧制御発振器。
15. 請求項９記載の電圧制御発振器において：
    前記第１および第２のフィードバック回路は、キャパシタとして構成される回路素子をそれぞれ含むことを特徴とする電圧制御発振器。
16. 請求項１５記載の電圧制御発振器において：
    前記第１および第２のフィードバック回路は、キャパシタとして結合されるＭＯＳデバイスをそれぞれ含むことを特徴とする電圧制御発振器。
17. 請求項１３記載の電圧制御発振器において：
    前記第１および第２のＭＯＳデバイスは、前記動作点で同一の相互コンダクタンス（ｇ）を有し、前記第１および第２のキャパシタは同一のキャパシタンス（Ｃ）を有することを特徴とする電圧制御発振器。
18. カスケードに結合され、第１のＭＯＳデバイスおよび第２のＭＯＳデバイスを含む複数の差動増幅器の第１の差動増幅器に電圧入力を供給し、差動入力は第１のＭＯＳデバイスのゲート端子および第２のＭＯＳデバイスのゲート端子に供給され、差動出力は第１のＭＯＳデバイスのドレイン端子および第２のＭＯＳデバイスのドレイン端子から供給され、
    前記第１および第２のＭＯＳデバイスの各ソース端子にそのドレイン端子が結合された第３のＭＯＳデバイスのバイアス電流を設定することによって、前記複数の差動増幅器の前記第１および第２のＭＯＳデバイスの各々に対して動作点を線形領域に設定し、
    複数の差動増幅器の各々によって受信される入力信号と複数の他の差動増幅器によって受信される入力信号との位相がシフトされた状態で、複数の差動増幅器の各々の差動入力点で入力信号を受信し、
    複数の差動増幅器の各々の差動出力点で出力信号を供給し、
    電圧制御発振器の出力ポートから正弦波出力信号を供給する
    ことを特徴とする電圧制御発振器動作方法。