KR100274154B1 - 고속저잡음링발진기용지연셀 - Google Patents

Abstract

본 발명은 고속 저잡음 링발진기용 지연셀에 관한 것으로서, 바이어스 회로에 의해 정해진 NMOS와 PMOS 트랜지스터에 흐르는 전류의 값을 제어전압 PBIAS와 NBIAS를 이용해 각각 조정하여 링발진기에 흐르는 발진 주파수의 조정에 따른 차동 입력 트랜지스터 짝의 차동 입력을 증폭하는 차동증폭기; 및 소정 개수의 다이오드 트랜지스터가 출력을 전원 사이 값에서 스윙하도록 출력 스윙을 제한하면서 어느 한쪽의 전원 라인과도 직접 연결되지 않도록 하여 고주파에서 다른 회로들과의 인터페이스가 쉬워지도록 하는 상기 차동 증폭기에 부가한 전압 클램핑 수단으로 구성합으로써 본 발명의 지연셀은 클럭 복원회로나 마이크로프로세서의 클럭 동기화 분야 등과 같은 응용분야에 매우 적합하다.

Description

고속 저잡음 링발진기용 지연셀{High low-noise ring oscillator delay cell}

본 발명은 고속 저잡음 링발진기용 지연셀에 관한 것으로서, 특히 링 구조로 된 전압제어 발진기의 단위 지연셀에 관한 것이다.

일반적으로, 전압제어 발진기는 PLL의 핵심 회로 중의 하나로서, 그 중요한 변수는 튜닝영역, 지터, 위상잡음, 전원잡음과 기판잡음의 제거 및 선형성이다. 튜닝영역이란, 최대 발진 주파수와 최소 발진 주파수의 영역으로서 PLL의 입력 주파수 및 집적회로 공정이나 온도 등의 변화로 인한 발진 주파수가 변화에 대응할 수 있어야 하는데, 지터란, PLL 응용들에서 발진기 출력이 시간 영역(Domain)에서 흔들리는 현상을 말하며, 위상잡음이란, 주파수 영역에서 잡음으로 표시하는 것으로서, 지터와 위상 잡음은 전압제어 발진기의 지터와 위상 잡음에 상한치를 설정한다.

만약, 전압제어 발진기가 디지털 회로와 함께 집적된다면, 전압제어 발진기는 전원과 기판 잡음에 대해 매우 강하여야 하고, 또한, 선형성이란, 전압제어 발진기의 발진 주파수는 제어전압에 대해 선형적인 증가 혹은 감소의 특성을 가져야 하는데, 어떤 PLL 응용에서는 전압제어 발진기의 비선형성은 루프의 안정성을 저해하기도 하며, 이때 상기 전압제어 발진기는 집적회로 또는 개별(Discrete) 부품을 사용하여 만들 수 있는데, 개별 부품을 사용하는 방식은 부피가 커지며, PLL의 다른 회로들과 한 칩에 집적할 수 없어 제작비용이 증가하는 단점이 있으므로 근래에는 집적회로로 주로 제작되고 있으며, PLL(Phase-Locked Loop)은 마이크로프로세서의 클럭 동기화(Clock Synchronization), 클럭 복원회로(Clock Recovery Circuit) 등에 흔히 이용되고, PLL의 핵심 회로 중의 하나는 전압제어 발진기(Voltage-Controlled Oscillator,이하 VCO라고 약칭함)로서, 그 구조로는 링발진기, 이완(Relaxation) 발진기 그리고 LC 공진 발진기 등이 있다.

상기 PLL 응용에 사용되는 발진기의 중요한 특성변수로는 출력의 떨리는 현상을 시간상으로 측정하는 지터(jitter)와. 전원이나 기판의 잡음에 대한 제거특성과, 제어전압에 따른 발진 주파수의 변화영역을 표현하는 튜닝영역(Tuning-Range) 등이 있다.

도 1은 논리 인버터를 이용한 종래의 3단 링발진기의 회로도이다. 도 1을 참조하여, 링발진기의 발진원리를 설명한다. 상기 종래의 링발진기 회로는 DC 상태에서 각 단의 입력과 출력의 위상은 180°의 위상차가 있으며, 마지막 세 번째 지연셀의 출력이 첫 번째 지연셀의 입력으로 연결됨으로써 링을 완성하고, 상기 링발진기는 DC 상태에서 루프이득의 위상이 180°가 되어 부궤환 루프가 되나, 어떤 특정 주파수에 대해서는 루프이득의 위상이 360°가 된다. 이 때, 루프이득의 크기가 1보다 크면 이 링발진기는 그 특정 주파수로 발진하게 되며, 이 발진기가 어떤 전압 혹은 전류의 제어로 발진 주파수가 변하는 제어 발진기(Controlled Oscillator)로 사용되기 위해 지연셀의 지연(Delay)을 바꿀 수 있게 지연셀을 설계하는 방식이 널리 이용된다.

도 2는 종래의 전류궁핍형 지연셀의 회로도이다. 도 2를 참조하여, 기존의 전류궁핍 인버터형(Current-Starved inverter type) 지연셀을 설명한다. ]

먼저 제어전압 V_ctrl은 풀다운(Pull-Down) 트랜지스터(11)와 전류미러(Current Mirror)를 통하여 풀업(Pull-Up) 트랜지스터(12)의 온(on)저항을 변화시키는데, 이 가변저항은 출력노드의 부하 커패시턴스에 충전 또는 방전하는 전류를 제어하여 발진 주파수를 변화시킨다.

상기 회로는 넓은 튜닝영역을 가지는 장점이 있지만, 전압-주파수 특성이 매우 비선형 적이며, 싱글엔디드(single-Ended)로 되어 있으므로 동상 잡음에 매우 약한 단점이 있다. 차동 구조의 동상잡음에 강한 고유특성은 전원잡음이나 기판잡음과 같은 동상잡음에 대한 회로의 안전성을 개선시키므로 차동구조의 지연셀을 사용하는 것이 바람직하다.

상기 발진기의 발진주파수는 출력스윙의 크기에 의존하는데, 큰 출력 스윙을 하기 위해서는 부하 커패시턴스를 충방전하는 시간이 작은 스윙의 경우에 비하여 더 많이 걸려 발진주파수가 낮아지므로 발진 주파수를 높이기 위해서는 출력 스윙을 적절히 제한하여야 하는데, 트랜지스터가 트라이오드(Triode) 영역에서 동작하면 포화영역(Saturation Region)에 있을 때보다 저항 값이 작으므로 같은 전류에 대해서 출력 전압이 작아 발진 주파수가 증가한다.

도 3은 종래의 차동 지연셀의 회로도이다. 도 3을 참조하여, 지연셀의 부하 트랜지스터의 바이어스를 트라이오드 영역에서 잡아 주어 출력 스윙을 제한하는 방법을 설명한다.

상기 도 3에 나타내지는 않았지만 리플리카 바이어싱(Replica Biasing) 회로가 부하 트랜지스터(21, 22)의 게이트 전압 PBIAS를 조정하여 부하 트랜지스터(21, 22)가 발진기의 동작 중에 항상 트라이오드 영역에 있도록 만드는데, 이러한 기법에서는 출력 스윙이 800mV 정도가 되도록 설계하는 것이 일반적이다. 만약 V_DD가 5V라면 출력은 대략 4.2V에서 5V까지 스윙하게 되며, 이 회로는 기본적으로 차동구조이므로 동상잡음 제거특성이 좋으며 짝수의 단(Stage)으로 링발진기 구현이 가능하다는 장점이 있다.

그러나, 이 지연셀은 여러 단점이 있는데, 출력이 전원전압에 기준하여 스윙하므로 전원의 변화는 바로 출력의 변화로 나타나 링발진기의 잡음특성을 저하시키며, 비록, 이 출력변화가 지연셀 회로의 동상제거비(Common Mode Rejection Ratio) 특성에 의해 완화된다 하더라도 링발진기의 위상이나 잡음특성을 나쁘게 한다. 또한 전원라인으로부터 출력노드까지는 작은 저항값의 트라이오드 바이어스된 트랜지스터로 연결되어 있으므로 전원 민감도가 높은 단점이 있으며, 전원을 기준으로 스윙하므로 고주파에서 다른 회로와 인터페이스하기 어려운 단점이 있다. 기본의 발표된 논문의 예에서 보면 도 2의 지연셀을 가져도 20단의 링발진기를 구성하였을 때에 측정된 전원 민감도는 4.5%/V이었다.

광통신에서 데이터는 타이밍 정보 없이 시리얼(Serial)로 전송된다. 이 때, 수신단에서는 송신된 시리얼 데이터를 에러 없이 복원해야 하는데, 이를 위해서는 수신된 데이터로부터 클럭을 먼저 복원해야 한다. 이러한 기능을 하는 회로를 클럭 복원회로(Clock Recovery Circuit)라고 말하며, 여기에는 여러 방식이 있지만 PLL이 흔히 이용되어 클럭을 복원하고 수신된 데이터를 이 클럭에 동기시켜 출력시킨다. 이러한 분야의 PLL 응용에서는 복원된 클럭 즉, 발진기 출력의 지터가 낮아야만 하는데, 이 복원된 클럭의 지터가 클수록 데이터를 정확하게 복원하기는 어렵게 되며, 이 지터는 링발진기의 잡음특성에 주로 의존하므로 링발진기의 지연셀은 잡음에 강하게 설계되어야 한다.

마이크로프로세서와 같이 거대한 디지털 회로에서 칩 내부의 클럭은 매우 많은 디지털 회로를 구동하게 되는데, 이 경우 매우 큰 부하 커패시턴스 때문에 칩 내부는 실제 디지털 회로를 구동하는 클럭과 외부 클럭 사이에 위상차이 즉, 시간차이가 나타나게 되며, 이와 같은 현상을 클럭 스큐(Clock Skew)라고 하는데, 이 스큐 때문에 시스템 클럭 주파수를 올리는 데에 한계가 생기게 된다. 이러한 클럭 스큐를 최소화하기 위해 PLL이 흔히 이용된다. 이러한 PLL이 큰 디지털 회로와 한 칩에 집적될 때에는 디지털 회로의 스위칭 동작시에 발생하는 천이(Transition) 전류가 전원과 기판의 잡음으로 나타나므로 발진기는 이러한 잡음에 아주 강해 전원 민감도가 낮도록 회로설계가 이루어져야 한다.

도 4는 낮은 전원 민감도를 가지는 종래의 차동 지연셀의 회로도이다. 도 4를 참조하여, 주파수-전압 특성의 선형성이 좋고 전원 민감도가 낮은 기존의 차동 지연셀을 설명한다.

상기 종래의 차동 지연셀 회로는 PMOS 차동앰프와 전압제어 저항기(Voltage-Controlled Resistor)를 토대로 설계되었으며 리플리카 바이어싱 회로가 제어전압 V_ctrl을 조절하여 출력 스윙의 크기를 제한하도록 설계되었는데, PMOS 입력단이므로 출력은 접지를 기준으로 하여 동작하고, 결국 비선형적인 커패시턴스들에 의한 주파수 변화를 없앨 수 있다.

이때 전압제어 저항기에 가해지는 제어전압 V_ctrl은 트랜지스터(31, 33)의 저항값을 제어하므로 결국 트랜지스터(31, 32, 33)에 흐르는 전류를 제어하여 발진 주파수를 변화시키며, 부하저항으로 각 출력에서 3개의 NMOS 저항이 사용되었으므로 하나의 부하저항을 이용한 것에 비해 전류-전압 특성이 더욱 선형적으로 된다.

또한 트랜지스터(33)에 의해 높은 다이내믹 영역(Dynamic Range)을 얻을 수 있는데, 기존에 발표된 논문에 의하면 5단 링발진기에서 전압 민감도는 0.7%/V로 아주 낮으나, 그러나, 이 회로는 PMOS 입력단이므로 NMOS 입력단 설계보다 동작속도가 느리며 접지를 기준으로 출력 스윙하므로 수백 MHz 이상의 고주파로 동작할 경우에는 다른 회로와의 인터페이스가 어려운 단점도 있다.

이상에서 살펴본 바와 같이 PLL의 마이크로프로세서나 클럭 복원회로 등의 응용분야에서 전압제어 발진기의 전원잡음 특성은 특히 중요한 문제이다. 차동구조의 지연셀을 사용함으로써 전원잡음 등과 같은 동상잡음에 강한 설계를 할 수 있지만 기존의 지연셀에서는 고주파에서 인터페이스 등과 같은 단점을 가지고 있다.

또한, 집적회로로 설계하는 전압제어 발진기는 크게 나누어 링발진기, 이완 발진기 및 LC 발진기가 있는데, 상기 LC 발진기는 위상잡음 특성이 우수하여 PLL의 무선통신 분야에 적합하나, 튜닝영역이 좁으며 집적회로에서 기생성분이 적은 인덕턴스를 구현하기 어려운 단점이 있으며, 반면에 링발진기나 이완 발진기는 튜닝영역이 넓으며 쉽게 구현할 수 있지만, 위상잡음 특성이 나쁜 단점이 있고, 종래의 전원라인의 전류변화는 전원라인과 패키지 리드에 존재하는 기생저항 및 기생 인덕턴스 성분에 전압강하를 유도하여 전원전압의 변화로 나타나고 링발진기의 잡음성분이 되어 발진기의 지터나 위상잡음 특성을 나쁘게 한다.

상술한 바와 같은 문제점들을 해결하기 위한 본 발명은 링발진기에 사용되는 고속 저잡음의 지연셀 회로를 구현하는 데에 그 목적이 있다.

상기 목적을 이루기 위한 본 발명의 특징은,바이어스 회로에 의해 정해진 NMOS와PMOS 트랜지스터에 흐르는 전류의 값을 제어전압 PBIAS와 NBIAS를 이용해 각각 조정하여 링발진기에 흐르는 발진 주파수의 조정에 따른 차동 입력 트랜지스터 짝의 차동 입력을 증폭하는 차동증폭기 및 소정의 다이오드 트랜지스터가 출력 스윙을 제한하면서 어느 한쪽의 전원 라인과도 직접 연결되지 않아 출력이 전원 사이 값에서 스윙을 하게 되어 고주파에서 다른 회로들과의 인터페이스가 쉬워지도록 하느느 상기 차동 증폭기에 부가한 전압 클램핑 수단으로 구성되는 데에 잇다.

또한 상기 전압 클램핑 수단은 소정 개수로 구성된 각 트랜지스터의 게이트와 드레인을 연결하여 다이오드와 같이 사용하는 것을 튿징으로 한다.

도 1은 논리 인버터를 이용한 종래의 3단 링발진기의 회로도,

도 2는 종래의 전류궁핍형 지연셀의 회로도,

도 3은 종래의 차동 지연셀의 회로도,

도 4는 낮은 전원 민감도를 가지는 종래의 차동 지연셀의 회로도,

도 5는 본 발명의 고속 저잡음 링발진기용 지연셀의 회로도,

도 6은 본 발명의 지연셀을 이용한 3단의 전류제어 발진기의 회로도.

이하, 첨부된 도면을 참조하여 바람직한 실시예들 중의 하나를 상세히 설명한다.

도 5는 본 발명의 고속 저잡음 링발진기용 지연셀의 회로도이다. 도 5를 참조하여, 본 발명에 따른 링발진기를 위한 단위 지연셀의 구성을 설명한다.

본 발명에 따른 지연셀 회로는 크게 전압 클램핑 회로(40)와 차동 증폭기(50)로 구성되는데, 상기 차동 증폭기(50)는 기존에 널리 알려진 회로로서, 한 쌍의 차동입력 트랜지스터(51, 52)는 차동입력을 증폭한다.

이때 2개의 PMOS 트랜지스터(53, 54)와 NMOS 트랜지스터(55)는 전류원들로서, 제어전압 PBIAS와 NBIAS에 의하여 각각 그 전류값이 조정되어 링발진기의 발진 주파수를 조정하게 되는데, 바이어스 전압 PBIAS와 NBIAS는 PMOS 트랜지스터에 흐르는 전류를 I_B라고 하면, NMOS 트랜지스터(55)에 흐르는 전류는 2I_B가 되도록 바이어스 회로에 의해 정해진다.

또한 출력 스윙을 제한하는 전압 클램핑 회로(40)는 트랜지스터(41, 42)로 구성되며, 게이트(Gate)와 드레인(Drain)을 연결하여 다이오드(Diode)처럼 사용하고 있는데, 출력 스윙을 제한하기 위해 다이오드 연결된 트랜지스터를 사용하는 기존의 방법에서 다이오드 트랜지스터는 전원이나 접지 중 어느 한 쪽에 직접 연결되고, 이 경우에 출력은 전원 혹은 접지를 기준으로 스윙하게 되어 고주파에서 인터페이스하기가 어려워지며, 또한, 낮은 임피던스를 갖는 다이오드가 전원라인에 연결되어 있으므로 전원 민감도가 나쁘게 된다.

그러나, 본 발병의 전압 클램핑 회로(40)는 다이오드 트랜지스터(41, 42)가 출력 스윙을 제한하면서도 어느 한 쪽의 전원라인과도 직접 연결되지 않으므로 출력은 전원의 사이 값에서 스윙하게 되어 고주파에서 다른 회로들과의 인터페이스가 쉬워지며, 전압 클램핑 회로(40)를 도 5와 같이 구성함으로써 회로의 동작 중에도 전원전류의 변화가 없게 되어 회로의 잡음특성이 개선되는 장점을 가지고 있다. 또한, 출력 임피던스가 다이오드 트랜지스터에 의하여 낮아지므로 고속의 동작이 가능하다. 한편 본 발명의 출력 노드들은 도 5에서 보듯이 큰 임피던스의 전류원을 통하여 전원과 접지 라인에 연결되어 있으므로 전원민감도가 낮아진다.

회로의 동작에 대하여 설명한다. 예를 들어, 입력 V_in(= V_in ⁺- V_in ^-)이 점점 증가한다고 하면 이 때, 트랜지스터(51)에 흐르는 전류는 증가하고 트랜지스터(52)에 흐르는 전류는 감소하게 된고, 입력이 점점 더 커지면 트랜지스터(51)는 온(On)되고 트랜지스터(52)는 오프(Off)되어 트랜지스터(53)에 흐르던 전류는 모두 트랜지스터(51)로, 트랜지스터(54)에 흐르던 전류는 모두 다이오드 트랜지스터(42)를 통해서 흐르고 출력 V_out ⁺는 증가하고 V_out ^-는 감소한다. 출력이 하이(High)가 될 때에는 PMOS 트랜지스터의 전류가 다이오드로 흐르므로, 다이오드의 트랜지스터 크기와 전류값에 의해 출력의 하이 값이 정해지게 된다. 즉 출력의 하이 값이 전압 클램핑 회로(40)의 다이오드 트랜지스터에 의해 클램핑 된다. 또한 출력의 로우(low) 값은 차동 입력단 트랜지스터와 PMOS 트랜지스터의 크기 비에 의해 정해지는데, 출력 스윙이 제한되므로, 그렇지 않은 경우에 비하여 더 고속으로 동작할 수 있다. 여기서, 회로의 동작 중 전원전류의 변화를 살펴보면, 바이어스 상태에서 단위 지연셀에 흐르는 총 전원전류는 2I_B이었는데, 이상적으로는 이 전류값이 회로가 동작 중에도 일정하게 유지됨을 알 수 있다. 즉, 출력이 하이일 때에는 PMOS 트랜지스터 전류가 다이오드 트랜지스터로 흐르고 로우일 때에는 차동입력 트랜지스터로 흐르며, 천이 구간에서는 다이오드와 차동입력 트랜지스터로 나뉘어 흐르므로 어느 경우에나 단위 지연셀의 총 전원전류는 2I_B로 일정하게 된다. 전원전류의 변화는 실제의 전원라인에 존재하는 기생저항과 인덕턴스 성분에 전압변화를 발생시켜 전원전압이 변동(Fluctuation)하게 만든다. 결국, 회로의 입장에서는 이 전원전압의 변동이 전원잡음과 같으므로 회로의 잡음특성을 저해하는 요소가 된다.

그러나, 본 발명의 지연셀은 전원과 접지라인으로부터 출력노드가 격리되어 있으므로 회로의 동작 중에도 전원전류의 변동이 거의 없기 때문에 전체적으로는 회로의 잡음특성을 좋게 만든다.

다음은 실제 집적회로로 링발진기를 구현하여 실험결과로부터 본 발명의 동작특성을 설명한다.

도 6은 본 발명의 지연셀을 이용한 3단의 전류제어 발진기의 회로도이다. 이는 0.8㎛ CMOS 공정을 이용하여 제작되었다. 도 6은 크게 본 발명의 단위 지연셀을 이용한 3단의 링발진기(60)와 바이어스 회로(70)의 두 부분으로 나누어지는데, 상기 링발진기는 발진 주파수가 전류에 의하여 조정되는 전류제어 발진기(Current-Controlled Oscillator) 형태로 구성되어 있으며, 바이어스 회로는 전류미러(Current Mirror) 회로로서, 트랜지스터(71, 72, 73)의 크기는 단위 지연셀의 PMOS 전류원에 흐르는 전류가 I_B이고 NMOS 전류원에 흐르는 전류가 2I_B가 되도록 정해져 있다.

따라서, 링 구조로 된 본 발명은 기본적으로는 동상잡음에 강하도록 차동구조를 가지며, 전압잡음에 강하도록 전류모드로 동작한다. 또한, 본 발명의 지연셀은 출력 스윙을 줄여 링발진기의 발진 주파수를 높이기 위해 출력 스윙의 크기를 제한하는 전압 클램핑 기능이 있다.

상술한 바와 같이, 본 발명의 지연셀은 링발진기의 단위 지연셀로서, 그 출력이 전원(예를 들어, 4∼5 V)이나 접지(예를 들어, 0∼1 V)에 기준하지 않고 2∼3 V와 같이 그 중간에 있으므로 전원에 대한 민감도가 매우 낮으며, 동상 잡음에 강하고, 고속으로 동작하여 기가 헤르쯔(Giga Hertz)급 이상의 고주파에서도 PLL의 믹서(Mixer)나 프리스케일러(Prescaler) 등과 같은 고속 저잡음의 PLL 응용에 대단히 적합하며 인터페이스(Interface)가 용이하다는 효과가 있다. 또한, 본 발명의 지연셀은 전원으로 공급받는 전류가 회로동작 중에도 거의 일정하여 전원잡음에 대한 링발진기의 잡음특성을 개선하는 효과가 있다. 그리고, 매우 넓은 튜닝영역과 선형성을 가진다.

그러므로, 본 발명의 지연셀은 클럭 복원회로나 마이크로프로세서의 클럭 동기화 분야 등과 같은 응용분야에 매우 적합하다.

Claims (2)

1. 바이어스 회로에 의해 NMPS와 PMOS 트랜지스터에 흐르는 전류는 전류의 값을 제어전압 PBIAS와 NBIAS를 이용해 각각 조정하여 링발진기에 흐르는 빌진 주파수의 조정에 따른 차동 입력 트랜지스터 짝의 차동 입력을 증폭하는 차동증폭기; 및

   고정 개수의 다이오드 트랜지스터가 출력을 전원사이 값에서 스윙하도록 출력스윙을 제한하면서 어느 한쪽의 전원 라인과도 직접 연결되지 않도록 하여 고파수에서 다른 회로들과의 인터페이스가 쉬워지도록 하는 상기 차동 증폭기에 부가한 전압 클램핑 수단을 포함하여 구성된것을 특징으로 하는 고속 저잡음링발진기용 지연셀.
2. 제 1 항에 있어서, 상기 전압 클램핑 수단은

   소정 개수로 구성된 각 트랜지스터의 게이트와 드레인을 연결하려 다이오드와 같이 사용허는 것을 특징으로 하는 고속 저잡음 링발진기용 지연셀.

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