KR100360626B1 - 딜레이 셀 및 이를 이용한 전압 제어 발진기 - Google Patents

Abstract

본 발명은 간단한 구조의 저 전압 고 성능 딜레이 셀(delay cell) 및 이러한 딜레이 셀을 이용한 전압 제어 발진기(VCO)에 관한 것이다. 본 발명에 따른 딜레이 셀은 노멀 딜레이 패스(normal delay pass)를 형성하는 제1 인버터, 스큐드 딜레이 패스(skewed delay pass)를 형성하는 제2 인버터, 제1 인버터 및 제2 인버터의 출력을 연결시키는 제어용 트랜지스터로 구성되어 있다.

본 발명에 따르면, 제안된 딜레이 셀을 이용한 전압 제어 발진기는 제어용 트랜지스터에 인가되는 제어 전압의 모든 전압 범위에 대해서 안정된 동작을 할 수 있게 되어, 가변하는 듀티 사이클로 인하여 발생하는 잡음 성분을 최소화할 수 있다

Description

딜레이 셀 및 이를 이용한 전압 제어 발진기{DELAY CELL AND VOLTAGE CONTROLLED OSCILLATOR USING THE SAME}

본 발명은 간단한 구조의 저 전압 고 성능 딜레이 셀 및 이러한 딜레이 셀을 이용한 전압 제어 발진기(VCO)에 관한 것이다.

오늘날의 통신 기술은 시간이 갈수록 고속화·정밀화 되어가고 있다. 이러한 추세에 따라, 통신 시스템에 사용되는 소자들은 그 사양이 점점 복잡해지고 있으며 높은 성능을 요구하게 된다. 통신 시스템에서 RF(radio frequency) 신호를 처리하기 위해서는, RF 입력 단에서 높은 주파수 성분의 신호를 감지하여 후속단에 제공할 수 있어야 한다. 특히, 통신 시스템 내의 주파수 합성기(frequency synthesizer), 믹서(mixer), 위상 고정 루프(phase lock loop) 등의 회로에서 사용되는 VCO는 높은 주파수와 적은 잡음 성분을 가져야 하며, 이러한 성능은 통신 시스템의 성능을 결정하는 중요한 요소가 된다. 이러한 성능을 만족시키기 위해서 갈륨 비소(GaAs) 및 바이폴라(Bipolar) 공정을 사용한 VCO가 종래로부터 널리 사용되고 있었으며, 최근에는 소비 전력, 집적도, 잡음 여유 등에서 우수한 특성을 갖는 CMOS(Complementary Metal Oxide Semiconductor) 공정에 의한 VCO가 많이 개발되고 있다.

CMOS VCO는 크게 LC 공진을 이용하는 LC 공진 발진기와 딜레이 셀을 이용하는 링 발진기의 두 가지로 나뉘어진다.

먼저, LC 공진 발진기는 낮은 잡음 특성 및 높은 공진 주파수를 얻을 수 있는 장점을 가지고 있으나, 발진기를 구현하기 위한 집적 회로에서 기생 성분이 적은 인덕터를 구현하기 쉽지 않아 신뢰성(reliability)이 떨어지고 점유 면적이 크며 튜닝 영역이 좁다는 단점이 있다.

이에 반해, 링 발진기는 점유 면적이 작고 튜닝 영역이 넓으며 디지털 CMOS 공정으로 쉽게 집적될 수 있다는 장점이 있으나, 잡음 특성이 나쁘다는 단점이 있다. 이러한 링 발진기는 딜레이 셀 체인을 이용하여 구성하게 되며, 크게 포화형(satuation)과 비포화형(nonsatuated)의 두 가지 유형으로 나뉠 수 있다.

포화형 링 발진기는 출력 신호가 풀 스윙(full-swing)하며 신호 레벨에 따라서 트랜지스터는 온(on)·오프(off)를 반복하게 된다. 반면, 비포화형 링 발진기는 각각의 딜레이 셀에 일정한 정적(static) 전류가 흐르도록 한 것으로서, 일정한 바이어스 전압으로 딜레이 셀의 트랜지스터 상태를 일정하게 유지하는 별도의 회로가 필요하게 된다. 또한, 신호 잡음 측면에서, 딜레이 셀에 일정한 전류가 흐른다는 것은 잡음이 출력으로 계속 유입되는 것을 의미하게 되므로, 비포화형 링 발진기는 포화형 링 발진기에 비해 잡음 성분이 증가하게 된다. 따라서, 통상적으로 별도의 회로를 요하지 않고 잡음 성분이 적은 포화형 링 발진기가 널리 사용된다.

도 1은 가장 간단한 딜레이 구조인 인버터를 사용한 제1 종래 기술에 따른 포화형 링 발진기의 회로도이다. 도 1을 참조하면, 이 링 발진기(10′)는 각각이 딜레이 셀을 구성하는 홀수개 (이 예에서는 5 개)의 인버터(10)가 서로 직렬로 연결되고, 마지막 인버터의 출력이 첫번째 인버터의 입력으로 연결되는 방식으로 구성되어 있다. 각 인버터의 입력과 출력은 DC 상태에서 180°의 위상차가 있다. 따라서, 이러한 링 발진기는 DC 상태에서 루프 이득의 위상이 180°가 되어 부궤환 루프가 되지만, 어떤 특정 주파수에 대해서는 루프 이득의 위상이 360°가 되면서 루프 이득의 크기가 1 보다 크게 되며, 이 때 링 발진기는 그 특정 주파수로 발진하게 된다. 이와 같은 구조의 경우, 링 발진기의 동작 주파수는 딜레이 셀의 지연 시간에 의해 제한된다. 따라서, 딜레이 셀의 지연 시간이 더 이상 작아지지 않으면 동작 주파수를 증가시킬 수 없기 때문에 높은 주파수의 출력을 얻기 위해서는 지연 시간이 적은 딜레이 셀의 개발이 요구된다. 그러나, 가장 간단한 딜레이 셀 구조인 인버터라 할지라도 그 디바이스의 제조 공정상 어느 정도의 지연 시간이 필연적으로 생기게 마련이다.

도 2는 딜레이 셀의 제조 공정 상의 한계를 극복하면서 링 발진기의 주파수를 향상시킨 제2 종래 기술의 회로도로서, 네거티브 스큐드 딜레이 링 발진기(negative skewed delay ring oscillator)의 회로도이다. 여기서, 네거티브 스큐드 딜레이란, 입력 신호보다 약간의 딜레이를 가지고 더 빨리 오는 신호를 의미한다. 도 2를 참조하면, 이 발진기(20)는 다수 단(stage)의 PMOS(21) 및 NMOS(22)의 쌍으로 구성되며, NMOS(22)의 게이트에는 이전 단의 출력이 인가되고 인버터의 속도를 결정하는 PMOS(21)의 게이트에는 바로 이전 단의 출력이 아닌 3단 이전의 출력이 인가되도록 구성되어 있다. 이와 같은 구성에 의하면, 같은 단에서 NMOS(22) 보다 상대적으로 PMOS(21)가 빨리 켜지게 된다. 즉, 순간적으로 PMOS(21)와 NMOS(22)가 딜레이에 해당하는 시간만큼 동시에 켜지는 시간이 발생하여 신호 레벨의 전이가 더욱 쉽게 이루어져 속도가 향상된다. 그러나, 이러한 발진기(20)에서는, PMOS(21)와 NMOS(22)로 이루어진 2개의 트랜지스터가 VDD와 VSS 사이에 싱글 엔디드(single-ended) 구조로 접속되어 1 단의 딜레이 셀을 형성하고 있으므로, 이들 2개의 트랜지스터는 발진 역할과 딜레이를 이용한 속도 향상의 역할을 동시에 하게 된다. 그러므로, 딜레이 크기가 잘못 조절될 경우, 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터가 온·오프되는 시간이 서로 달라져서 신호의 스윙이 왜곡될 수 있으며, 이로 인해 듀티 사이클(duty cycle)이 나빠져 잘못된 신호가 처리될 수도 있어, 발진 주파수를 가변시켜야 하는 VCO로 사용하기에는 단점을 가지고 있다.

도 3은 싱글 엔디드 구조의 한계를 극복하여 VCO로 사용하기에 적합한 제3 종래 기술의 회로도로서, 차동 래치 구조의 딜레이 셀의 회로도이다. 도 3을 참조하면, 이 딜레이 셀(30)은 제1 및 제2 NMOS 발진 출력 트랜지스터(M1, M2), 제1 및 제2 PMOS 트랜지스터(M3, M4), 제3 및 제4 NMOS 트랜지스터(M5, M6), 및 제3 및 제4 PMOS 트랜지스터(M7, M8)로 구성되어 있다.

제1 및 제2 NMOS 발진 출력 트랜지스터(M1, M2)는 그 게이트 측이 각각 제1 및 제2 입력 신호 (V_in1+, V_in1-) 단자에 접속되어 있고, 각 소스 측이 전원 VSS에 접속되어 있으며, 각 드레인 측이 제1 및 제2 출력 신호(V_out-, V_out+) 단자에 접속되어 있다.

제1 및 제2 PMOS 트랜지스터(M3, M4)는 그 드레인 측이 각각 제1 및 제2NMOS 발진 출력 트랜지스터(M1, M2)의 드레인에 각각 접속되어 차동 래치 회로를 형성하도록 되어 있고, 소스 측은 전원 VDD에 접속되어 있으며, 게이트 측은 각각 제4 및 제3 NMOS 트랜지스터(M6, M5)의 드레인 및 소스 측을 경유하여 제2 및 제1 NMOS 발진 출력 트랜지스터(M2, M1)의 드레인에 크로스 패스 형태로 각각 접속되어 있다.

제3 및 제4 NMOS 트랜지스터(M5, M6)는 제어 전압 VC가 그 게이트 측에 공통으로 인가되도록 구성되어 있다. 제어 전압 VC는 제1 및 제2 PMOS 트랜지스터(M3, M4)의 게이트 전압을 조절하기 위한 것으로서, 제어 전압 VC이 변화되면 제3 및 제4 NMOS 트랜지스터(M5, M6)의 저항 값이 변화되어, 제1 및 제2 PMOS 트랜지스터(M3, M4)로 구성된 래치 회로의 강도가 변화된다. 이로써, 제3 및 제4 NMOS 트랜지스터(M5, M6)는 제1 및 제2 PMOS 트랜지스터(M3, M4)의 최대 게이트 전압을 조절함으로써, 출력 신호의 스위칭 속도를 조절하게 된다.

또한, 제3 및 제4 PMOS 트랜지스터(M7, M8)는 그 게이트 측이 제1 및 제2 입력 신호(V_in1+, V_in1-)에 비해 소정의 딜레이를 갖는 스큐드 딜레이 입력 신호(V_in2+, V_in2-) 단자에 접속되어 있고, 소스 측이 제1 및 제2 PMOS 트랜지스터(M3, M4)의 소스 측에 각각 접속되어 있으며, 드레인 측이 제1 및 제2 PMOS 트랜지스터(M3, M4)의 드레인 측에 접속되어 있다.

이와 같이 구성된 전압 제어 발진기에서는, 제3 및 제4 NMOS 트랜지스터(M5, M6)의 게이트 제어 전압에 따른 저항값 변화가 제1 및 제2 PMOS 트랜지스터(M3,M4)의 각 게이트 전압 변화를 가져오게 되고, 이에 따라 딜레이 타임이 변화하여 링 발진기의 출력 주파수를 가변시킬 수 있게 된다. 또한, 기본적으로 단순한 인버터를 차동 구조로 구현한 것이기 때문에 구조가 간단하고 고속의 출력 신호의 스윙이 0V에서 VDD 까지 풀 스윙하게 된다. 따라서, 높은 동작 속도를 얻을 수 있는 장점을 가지고 있으나, 주파수 제어 전압이 래치 회로의 강도를 조절하는 역할을 하기 때문에 제어 전압이 작아질 경우 래치 회로가 동작을 하지 않아 발진 동작을 하지 않게 된다. 따라서 한정된 전압 범위에서만 올바른 동작을 하며, 제어 전압이 낮아지면 오히려 래치 회로가 원활한 동작을 방해하는 역할을 하며 전원 전압이 낮아지면 파형이 왜곡되어 안정적인 동작을 하지 않는 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 주파수 제어 전압이 전체 전압 범위에서 올바른 동작을 하며, 전압이 낮아져도 안정적으로 동작할 수 있는 딜레이 셀 및 이를 이용한 전압 제어 발진기를 제공하는 것을 그 목적으로 하고 있다.

본 발명의 일 특징에 따르면, 제1 입력 신호에 응답하여 제1 반전 출력을 제공하는 제1 인버팅 수단, 상기 제1 입력 신호와 소정의 위상차를 가지는 제2 입력 신호에 응답하여 제2 반전 출력을 제공하는 제2 인버팅 수단, 및 상기 제1 인버팅 수단과 상기 제2 인버팅 수단간의 전류 경로를 제공해주기 위한 수단을 포함함으로써, 상기 제1 반전 출력의 신호 레벨 전이 시간을 단축시키는 딜레이 셀이 제공된다.

이 때, 전류 경로 제공 수단은 제1 인버팅 수단과 제2 인버팅 수단간에 접속되는 스위칭 수단을 포함하며, 이 스위칭 수단은 제1 인버팅 수단과 제2 인버팅 수단간에 흐르는 전류의 양을 제어할 수 있다. 또한, 제1 인버팅 수단은 제1 도전형의 제1 트랜지스터, 및 상기 제1 도전형과 반대의 제2 도전형의 제2 트랜지스터를 포함하고, 제2 인버팅 수단은 제1 도전형의 제3 트랜지스터, 및 제1 도전형과 반대의 제2 도전형의 제4 트랜지스터를 포함하는 것이 바람직하다. 그리고, 제1 반전 출력의 신호 레벨 전이 시, 전류 경로는 전류가 제1 도전형의 제1 트랜지스터로부터 제2 도전형의 제4 트랜지스터로 또는 제1 도전형의 제3 트랜지스터로부터 제2 도전형의 제2 트랜지스터로 흐르게 할 수 있다. 여기서, 스위칭 수단에는 전체 전압 범위에 걸친 제어 전압이 인가되며, 제1 인버팅 수단과 제2 인버팅 수단간에 흐르는 전류의 양은 제어 전압에 따라 변화될 수 있으며, 제어 전압이 소정값 이하일 때, 스위칭 수단은 제1 인버팅 수단과 제2 인버팅 수단의 접속을 차단할 수 있다.

본 발명의 다른 특징에 따르면, 다수 단의 딜레이 셀이 링 형태로 직렬 접속되어 발진 회로를 구성하는 전압 제어 발진기에 있어서, 상기 각각의 딜레이 셀은, 제1 입력 신호에 응답하여 제1 반전 출력을 제공하는 제1 인버팅 수단, 상기 제1 입력 신호와 소정의 위상차를 가지는 제2 입력 신호에 응답하여 제2 반전 출력을 제공하는 제2 인버팅 수단, 및 상기 제1 인버팅 수단과 상기 제2 인버팅 수단간의 전류 경로를 제공해주기 위한 수단을 포함함으로써, 상기 제1 반전 출력의 신호 레벨 전이 시간을 단축시키는 전압 제어 발진기가 제공된다.

이 때, 제1 인버팅 수단에는 바로 이전 단에 있는 딜레이 셀의 출력 신호가제1 입력 신호로서 인가되고, 제2 인버팅 수단에는 바로 이전 단에 있는 딜레이 셀보다 더 이전 단에 있는 딜레이 셀의 출력 신호가 제2 입력 신호로서 인가되는 것이 바람직하다.

도 1은 제1 종래 기술에 따른 링 발진기의 회로도.

도 2는 제2 종래 기술에 따른 링 발진기의 회로도.

도 3은 제3 종래 기술에 따른 딜레이 셀의 회로도.

도 4a는 본 발명의 바람직한 실시예에 따른 딜레이 셀의 회로도.

도 4b는 도 4a에 도시한 딜레이 셀의 출력 신호의 파형을 예시한 도면.

도 4c는 도 4a에 도시한 딜레이 셀을 이용한 링 발진기의 구성도.

도 5는 본 발명의 바람직한 실시예에 따른 딜레이 셀을 사용한 VCO의 특성 곡선을 예시한 그래프.

<도면의 주요 부분에 대한 부호의 설명>

A1 : 제1 인버터

A2 : 제2 인버터

MG : 제어용 트랜지스터

MN1 : 제1 NMOS 발진 출력 트랜지스터

MN2 : 제2 NMOS 발진 출력 트랜지스터

MP1 : 제1 PMOS 트랜지스터

MP2 : 제2 PMOS 트랜지스터

다음으로, 첨부 도면을 참조하여 본 발명에 대해 상세히 설명한다.

도 4a는 본 발명의 바람직한 실시예에 따른 딜레이 셀의 회로도이다. 도시한 바와 같이, 이 딜레이 셀(100)은 두 개의 인버터(A1, A2)와 이들 인버터의 출력을 연결해 주는 하나의 제어용 트랜지스터 MG를 포함하고 있다.

제1 인버터(A1)는 제1 NMOS 발진 출력 트랜지스터(MN1) 및 제1 PMOS 트랜지스터(MP1)를 포함한다. 이들 트랜지스터(MN1, MP1)의 게이트는 게이트끼리 드레인은 드레인끼리 연결되어 있으며, 소스는 전원 VDD 및 VSS에 각각 연결되어 있다. 또한, 이들 트랜지스터(MN1, MP1)의 게이트 측은 제1 입력 신호(INPUT) 단자에 공통 접속되고, 드레인 측은 출력 신호(OUTPUT) 단자에 공통 접속된다. 여기서, 제1 입력 신호(INPUT) 단자에는 이 딜레이 셀(100)보다 이전 단에 있는 인버터 (도시 생략)의 출력 신호가 입력된다. 따라서, 이러한 제1 인버터(A1)는 그 출력이 다음 단의 인버터의 입력 단자로 연결되는 노멀 딜레이 패스를 형성한다.

제2 인버터(A2)는 제2 NMOS 발진 출력 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)를 포함하고 있다. 이들 트랜지스터(MN2, MP2)는 게이트는 게이트끼리 드레인은 드레인끼리 서로 연결되어 있으며, 소스는 전원 VDD 및 VSS에 각각 연결되어 있다. 이들 트랜지스터(MN2, MP2)의 게이트 측은 제2 입력 신호(SKEW_IN) 단자에 공통 접속되고, 드레인 측은 후술할 제어용 트랜지스터 MG의 드레인에 공통 접속되어 있다. 여기서, 제2 입력 신호(SKEW_IN) 단자에는 제1 입력 신호(INPUT) 보다 조금 빠르거나 느린 신호, 즉 제1 입력 신호(INPUT)와 소정의 위상차를 갖는 신호가 입력된다. 이러한 제2 인버터(A2)는 출력이 바로 다음 단이 아닌 그 이후의 단에 있는 인버터의 입력 단자로 연결되는 스큐드 딜레이 패스를 형성하며, 제1 인버터(A1)와는 서로 영향을 미치지 않으면서 독립적으로 형성된다.

제어용 트랜지스터 MG는, 게이트 측이 제어 전압 VC 인가용 단자에 접속되고, 소스 측이 제1 인버터(A1) 내의 제1 PMOS 트랜지스터(MP1)의 드레인 측에 접속되고, 드레인측이 제2 인버터(A2)의 출력 측에 접속되도록 구성되어 있다. 제어용 트랜지스터 MG는 제1 및 제2 인버터(A1, A2)간의 선형 영역(Triode region)에서 동작하며, 게이트측에 가해지는 제어 전압 VC에 따라 제2 인버터(A2)에 의해 제1 인버터(A1)에 속도 향상을 위해 순간적으로 흐르는 전류의 양을 조절하는 기능을 할 수 있다.

도 4b는 도 4a에 도시한 딜레이 셀의 제1 및 제2 입력 신호(INPUT, SKEW_IN)에 따른 출력 신호(OUTPUT)의 파형을 예시한 도면이다. 이하에서는, 도 4a 및 도 4b를 참조하여, 본 발명에 따른 딜레이 셀의 동작에 대해 살펴본다.

먼저, 제1 입력 신호(INPUT)가 로우(low) 상태이면, 제1 인버터(A1)의 MP1은 온 상태이고 MP2는 오프 상태이다. 이 때, 제2 입력 신호(SKEW_IN)가 로우에서 하이(high)로 전이될 경우, 제2 인버터(A2)의 MP2가 오프되고 MN2가 온된다. 따라서, 제1 입력 신호(INPUT)와 제2 입력 신호(SKEW_IN)의 위상차에 해당하는 시간 동안 MP1과 MN2가 동시에 온되는 순간이 발생하게 되어, VDD, MP1, MN2 및 VSS로 이루어지는 전류 경로가 형성된다. 이로 인해, 제1 입력 신호(INPUT)가 하이가 될 때까지 순간적으로 많은 전류가 흐르게 된다. 따라서, OUTPUT이 하이에서 로우로 전이되는 시간이 단축되어 전체적으로 동작 속도가 향상되게 된다.

한편, 제1 입력 신호(INPUT)가 하이 상태이면, 제1 인버터(A1)의 MP1은 오프 상태이고 MP2는 온 상태이다. 이 때, 제2 입력 신호(SKEW_IN)가 하이에서 로우로 전이될 경우, 제2 인버터(A2)의 MP2가 온되고 MN2가 오프된다. 따라서, 제1 입력 신호(INPUT)와 제2 입력 신호(SKEW_IN)의 위상차에 해당하는 시간 동안 MP2과 MN1이 동시에 온되는 순간이 발생하게 되어, VDD, MP2, MN1 및 VSS로 이루어지는 전류 경로가 형성된다. 이로 인해, 제1 입력 신호(INPUT)가 로우가 될 때까지 순간적으로 많은 전류가 흐르게 된다. 따라서, OUTPUT이 로우에서 하이로 전이되는 시간이 단축되어 전체적으로 동작 속도가 향상되게 된다.

결과적으로, 본 발명에 따른 딜레이 셀에서는, 발진 동작을 하는 인버터와 스큐드 딜레이를 이용한 속도 향상을 위한 인버터가 독립적으로 존재하여 동작하므로, 종래 이들 인버터가 서로에게 영향을 미치던 구조에 비해 안정적으로 동작할 뿐 아니라 듀티 사이클도 거의 일정하게 유지 될 수 있다.

한편, 제어용 트랜지스터 MG는 OUTPUT이 로우에서 하이로 또는 하이에서 로우로 전이 시간 동안에 흐르는 전류의 양을 조절하며, 제어용 트랜지스터 MG의 저항값은 그 게이트측의 제어 전압 VC에 반비례하며, 이 저항값은 수학식 1과 같다.

수학식 1에서, VC가 증가할 수록 저항값이 작아져 VCO의 동작 속도가 증가하며, VC가 감소할 수록 저항값이 증가하여 VCO의 동작 속도가 감소하게 된다. 이러한 관계는 NMOS 대신 PMOS를 사용할 경우에는, 그 반대가 되므로 적용할 회로의 동작에 따라 용이하게 적용할 수 있다.

또한, 제어 전압 VC는 모든 전압 범위에 대해서 안정된 동작을 하므로 종래의 도 3의 딜레이셀에서 발생하던 가변하는 듀티 사이클로 인하여 발생하는 잡음 성분을 최소화 할 수 있다. 가령, VC가 로우가 되면 제어용 트랜지스터 MG는 오프되어 도 1에서와 같이 기존의 링 발진기의 속도로 동작하며, VC가 하이가 되면 스큐드 딜레이 효과가 극대화되어 높은 발진 주파수를 발생하게 된다.

도 4c는 도 4a에 도시한 딜레이 셀(100)을 이용한 링 발진기의 구성도이다. 도 4c에 도시한 링 발진기(100′)는 홀수개의 딜레이 셀(100∼104)이 서로 직렬로 연결되고, 마지막 딜레이 셀(104)의 출력이 첫번째 딜레이 셀(100)의 입력으로 연결되는 방식으로 구성되어 있다. 각각의 딜레이 셀(100∼104)은 제1 인버터(A1), 제2 인버터(A2) 및 제어용 트랜지스터 MG로 구성되어 있다. 각각의 딜레이 셀(100∼104)에서, 제1 인버터(A1)의 입력은 이전 딜레이 셀의 출력에 접속되어 있고, 제2 인버터(A2)의 입력은 3단 이전의 딜레이 셀의 출력에 접속되어 있으며, 이들 제1 및 제2 인버터(A1, A2)의 동작은 제어용 트랜지스터(MG)에 인가되는 제어 전압VC에 의해 제어되도록 구성되어 있다.

이러한 구성에 따르면, 제어 전압 VC가 소정값 이하이면, 제어용 트랜지스터 MG는 오프되어 제2 인버터(A2)가 제1 인버터(A1)에 영향을 미치지 않게 되므로, 스큐드 딜레이 효과가 없는 기존의 링 발진기의 속도로 동작하게 된다. 또한, 제어 전압 VC가 소정값 이상이면, 제어용 트랜지스터 MG는 온되어 제2 인버터(A2)가 제1 인버터(A1)의 출력에 영향을 미치게 되므로 스큐드 딜레이 효과를 갖는 링 발진기의 속도로 동작하게 된다. 여기서 소정값은, 제2 인버터(A2)가 제1 인버터(A1)의 발진 동작에 영향을 미치는 정도를 고려하여, 다양한 회로마다 다르게 설정될 수 있다.

도 5는 본 발명의 바람직한 실시예에 따른 딜레이 셀을 사용한 VCO의 특성 곡선을 예시한 그래프로서, 0.6 ㎛ 디지털 CMOS 공정을 사용하여 모의 실험한 결과를 예시하고 있다. 도시한 바와 같이, 본 발명에 따른 VCO는 3V 전원 전압에서 1.1 GHz 까지 발진하였으며, 주파수 이득은 300 MHz/V로 나타났다. 이로써, 본 발명에 따른 VCO는 1.1 GHz 정도의 높은 발진 주파수를 발생하였으며, 가변 영역은 300 MHz/V로서 넓은 가변 영역을 나타냄을 확인할 수 있다.

또한, 도시는 생략하였으나 전원 전압이 1.5V인 경우에도, 330 MHz 까지 발진 주파수를 발생할 수 있어 저 전압과 고속도가 동시에 요구되는 응용에도 쉽게 적용할 수 있음을 확인하였다.

요컨데, 본 발명에 따른 VCO는 종래의 VCO에 비해 간단한 구조로 높은 주파수 성능을 나타내고, 캐패시터나 인덕터가 사용되지 않아 디지털 CMOS 공정으로도 구현이 가능하며, 종래의 구조에서 발생하는 불규칙한 듀티 사이클을 거의 모든 가변 영역에 대해 일정하게 개선할 수 있을 뿐만 아니라, 주파수 제어 전압이 전체 전압 범위에서 올바른 동작을 하며, 전압이 낮아져도 안정적으로 동작할 수 있다.

Claims (8)

1. 제1 입력 신호에 응답하여 제1 반전 출력을 제공하는 제1 인버팅 수단,

   상기 제1 입력 신호와 소정의 위상차를 가지는 제2 입력 신호에 응답하여 제2 반전 출력을 제공하는 제2 인버팅 수단, 및

   상기 제1 인버팅 수단과 상기 제2 인버팅 수단간의 전류 경로를 제공해주기 위한 수단

   을 포함함으로써, 상기 제1 반전 출력의 신호 레벨 전이 시간을 단축시키는 딜레이 셀.
2. 제1항에 있어서, 상기 전류 경로 제공 수단은 상기 제1 인버팅 수단과 상기 제2 인버팅 수단간에 접속되는 스위칭 수단을 포함하며,

   상기 스위칭 수단은 상기 제1 인버팅 수단과 상기 제2 인버팅 수단간에 흐르는 전류의 양을 제어하는 딜레이 셀.
3. 제1항 또는 제2항에 있어서, 상기 제1 인버팅 수단은 제1 도전형의 제1 트랜지스터, 및 상기 제1 도전형과 반대의 제2 도전형의 제2 트랜지스터를 포함하고,

   상기 제2 인버팅 수단은 제1 도전형의 제3 트랜지스터, 및 상기 제1 도전형과 반대의 제2 도전형의 제4 트랜지스터를 포함하는 딜레이 셀.
4. 제3항에 있어서, 상기 제1 반전 출력의 신호 레벨 전이 시, 상기 전류 경로는 전류가 상기 제1 도전형의 제1 트랜지스터로부터 상기 제2 도전형의 제4 트랜지스터로 또는 상기 제1 도전형의 제3 트랜지스터로부터 상기 제2 도전형의 제2 트랜지스터로 흐르게 하는 딜레이 셀.
5. 제2항에 있어서, 상기 스위칭 수단에는 전체 전압 범위에 걸친 제어 전압이 인가되며, 상기 제1 인버팅 수단과 상기 제2 인버팅 수단간에 흐르는 전류의 양은 상기 제어 전압에 따라 변화되는 딜레이 셀.
6. 제5항에 있어서, 상기 제어 전압이 소정값 이하일 때, 상기 스위칭 수단은 상기 제1 인버팅 수단과 상기 제2 인버팅 수단의 접속을 차단하는 딜레이 셀.
7. 다수 단(stage)의 딜레이 셀이 링 형태로 직렬 접속되어 발진 회로를 구성하는 전압 제어 발진기에 있어서,

   상기 각각의 딜레이 셀은,

   제1 입력 신호에 응답하여 제1 반전 출력을 제공하는 제1 인버팅 수단,

   상기 제1 입력 신호와 소정의 위상차를 가지는 제2 입력 신호에 응답하여 제2 반전 출력을 제공하는 제2 인버팅 수단, 및

   상기 제1 인버팅 수단과 상기 제2 인버팅 수단간의 전류 경로를 제공해주기 위한 수단

   을 포함함으로써, 상기 제1 반전 출력의 신호 레벨 전이 시간을 단축시키는 전압 제어 발진기.
8. 제7항에 있어서, 상기 제1 인버팅 수단에는 바로 이전 단에 있는 딜레이 셀의 출력 신호가 상기 제1 입력 신호로서 인가되고,

   상기 제2 인버팅 수단에는 상기 바로 이전 단에 있는 딜레이 셀보다 더 이전 단에 있는 딜레이 셀의 출력 신호가 상기 제2 입력 신호로서 인가되는 전압 제어 발진기.