KR19990025790A - 다중궤환 루프 링발진기 및 그 지연셀 - Google Patents

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조규형
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이계철
한국전기 통신공사
정선종
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Abstract

본 발명은 발진 주파수가 높은 다중궤환 루프(Multiple Feedback Loop) 링발진기(Ring Oscillator)들과 그의 지연셀(Delay Cell)들에 관한 것이다. 이는 고속의 PLL의 VCO를 위한 새로운 구조의 링발진기와 이에 알맞는 고속 저잡음의 지연셀를 구현하는 데에 그 목적이 있다. 그 특징은 링발진기의 주 루프에 보조의 링 루프를 부가하여 각 지연셀의 유효 지연시간을 줄임으로써 고속의 동작이 가능하게 했으며, 지연셀에서는 출력 스윙을 제한하기 위해 전압 클램핑 회로를 부가하며, 전압 클램핑 회로의 다이오드 트랜지스터가 전원 혹은 접지로부터 분리되어 있어서 전원 민감도가 낮고, 지연셀 회로의 동작 중에도 지연셀로 공급되는 전류가 일정하게 유지되어 전원전류의 변화가 없어서 전원잡음을 발생시키지 않는다데에 있다. 결국, 잡음특성을 개선하는 효과가 있다.

Description

다중궤환 루프 링발진기 및 그 지연셀
본 발명은 발진 주파수가 높은 다중궤환루프(Multiple Feedback Loop) 링발진기(Ring Oscillator)들과 그의 지연셀(Delay Cell)들에 관한 것이다.
일반적으로, 비동기 전송모드(Asynchronous Transfer Mode, 이하 ATM이라고 약칭함) 광통신에서 송신단에서는 타이밍 정보 없이 즉, 클럭 없이 데이터만 시리얼(Serial)로 전송하며, 수신단에서는 수신된 시리얼 데이터로부터 클럭을 복원한 후에 복원된 클럭에 데이터를 동기시켜 이를 복원한다. 그런데, 이러한 기능을 하는 회로를 클럭 복원회로(Clock Recovery Circuit)라고 하며, 흔히 PLL(Phase-Locked Loop)이 이용된다. 주어진 시간에 보다 많은 정보를 송수신하기 위해 고속통신이 점점 더 요구됨에 따라 고속의 클럭 복원회로가 필요하게 되고, 발진기도 고속으로 동작해야만 한다.
PLL은 클럭 복원회로, 주파수 합성기(Frequency Synthesizer), 클럭 발생기, 마이크로프로세서 클럭 동기화(Clock Synchronization), 등의 응용분야에 흔히 이용된다. 제어 발진기(Controlled Oscillator)는 PLL의 핵심 회로 중의 하나로서, 발진 주파수가 제어방식에 따라 전압에 의해 조절되는 전압제어 발진기(Voltage-Controlled Oscillator), 전류에 의해 발진 주파수가 조절되는 전류제어 발진기(Current-Controlled Oscillator)로 나눌 수 있다. 전압제어 발진기와 전류제어 발진기는 발진기의 제어단을 전압으로 제어하는가 아니면 전압전류 변환기(Voltage-to-Current Converter)를 거쳐 전류에 의해 발진 주파수가 제어 되는가 하는 차이 밖에 없으므로 이후의 설명부터는 굳이 위의 두 가지를 구별하지 않고 간단히 VCO로 대변한다.
집적회로로 제작되는 VCO로는 크게 링발진기, 이완 발진기(Relaxation Oscillator) 그리고 LC 발진기(LC Oscillator)가 있다. VCO의 중요한 특성변수로는 출력이 떨리는 현상을 시간상에서 측정하는 지터(jitter), 전원이나 기판(Substrate) 잡음에 대한 제거특성, 그리고 제어전압에 따른 발진 주파수의 변화영역을 표현하는 튜닝영역(Tuning-Range) 등이 있다. 링발진기나 이완 발진기는 제작이 용이하고 튜닝영역이 넓은 장점이 있는 반면에 잡음특성이 나쁜 단점이 있다. LC 발진기는 잡음 특성이 좋은 반면, 튜닝영역이 좁은 단점이 있다.
링발진기의 발진 주파수를 높일 수 있는 방법은 크게 공정의 관점, 지연셀의 관점, 그리고 링발진기 구조의 관점 세 가지로 나눌 수 있다. 공정의 관점에서 기가 헤르츠(Giga Hertz) 이상의 대역에서 발진기, 믹서(Mixer) 등과 같이 PLL에서 고속으로 동작해야 하는 블럭들은 GaAs나 바이폴러와 같은 고속공정을 이용하여 제작할 수 있다. 그러나, 위의 공정들은 제작비용이 비싸고 집적도가 낮은 단점이 있으므로 고집적, 저비용의 회로구현을 위해서는 CMOS(Complementary Metal Oxide Semiconductor)공정을 이용하는 것이 바람직하다. CMOS 공정에서도 게이트(Gate) 폭(Width)의 크기가 작아질수록 제작비용이 증가한다. CMOS 공정은 다른 고속의 공정에 비해 트랜지스터의 동작속도가 낮으므로 이를 극복할 수 있는 새로운 고속회로 설계기술이 필요하다.
발진기의 발진 주파수는 출력 스윙의 크기에 의존한다. 큰 출력 스윙을 위해서는 부하 커패시턴스(Capacitance)를 충방전하는 시간이 작은 스윙의 경우에 비하여 더 많이 걸리므로 발진 주파수가 낮아진다. 그러므로, 지연셀의 관점에서 발진 주파수를 높이기 위해서는 출력 스윙을 적절히 제한하여야 한다. 같은 전류에 대해 출력 임피던스가 커질수록 출력 스윙도 커지므로 출력스윙을 줄이는 한 가지 방법은 지연셀의 부하저항을 작게 하는 것이다. 트라이오드(Triode) 영역에서 동작하는 트랜지스터는 포화영역(Saturation Region)에서 동작할 때보다 출력 저항 값이 훨씬 작으므로 트라이오드 영역에서 동작하는 트랜지스터를 지연셀의 부하(Load)로 사용하는 지연셀은 출력 스윙이 작아서 고속으로 동작할 수 있다. 트라이오드 트랜지스터를 부하로 사용하는 방법에서는 링발진기 전발진 영역에서 부하가 항상 트라이오드 영역에 있어 발진 주파수가 제어전압 혹은 전류에 대해 선형적인 특성을 가지는 동시에 출력 스윙이 항상 일정하도록 링발진기와 유사한 지연셀을 이용하여 링발진기 출력을 간접적으로 제어하는 리플리카 바이어싱(Replica Biasing) 기법이 이용된다. 이 방법은 출력 스윙을 비교적 정확하게 제어할 수 있는 장점을 가지고 있지만 출력이 낮은 임피던스의 트라이오드 트랜지스터를 통하여 전원라인에 연결되므로 전원잡음 특성이 나쁜 단점이 있다.
출력 스윙을 줄이는 다른 한 방법은 다이오드를 이용하여 출력 전압을 클램핑 하는 것이다. 트랜지스터의 게이트(Gate)와 드레인(Drain)을 연결하면 트랜지스터는 포화영역에 있고 다이오드처럼 사용할 수 있다. 다이오드가 온(On)되면 양단간의 전압은 흐르는 전류의 제곱근에 비례하므로 다이오드에 걸리는 전압강하의 변화가 작으므로 어떤 출력전압을 특정 전압으로 고정시키는 전압 클램핑(Clamping) 목적으로 다이오드를 사용할 수 있다. 이와 같이 다이오드를 이용하여 출력전압을 클램핑 함으로서 출력 스윙을 줄이는 종래의 방법에서는 출력이 다이오드 트랜지스터를 통하여 전원이나 접지 라인에 연결되어 있다. 이 경우 역시 낮은 임피던스의 다이오드로 인하여 전원 민감도가 크고 전원잡음 특성이 좋지 않은 단점이 있다.
링발진기는 DC 상태에서는 부궤환(Negative Feedback) 루프로 연결되어 있다. 링 루프의 총 위상지연(Phase Delay)이 360°가 되는 어떤 주파수에서 루프 이득(Loop Gain)이 1보다 크게 되면 발진하게 된다. 싱글엔디드(Single-Ended) 링발진기에서 부궤환 루프를 구성하기 위해서는 홀수의 단수가 필요하지만 차동구조의 링발진기에서는 짝수의 단으로도 가능하다. 링발진기에서 단위 지연셀의 지연을 Td, 단수를 N이라고 하면 발진 주파수는 1/(2NTd)로 주어져 단위 지연셀의 지연시간과 링을 구성하는 단수에 반비례한다. 그러므로, 링발진기 구조의 관점에서 발진 주파수를 높이는 가장 간단한 방법은 링발진기의 단수를 줄이는 것이다. 그러나, 단수를 줄일수록 각 단의 지연셀에서 요구되어지는 발진하기 위한 최소 이득과 위상지연(Phase Delay)이 점점 커지게 된다. 예를 들어, 4단 링발진기에서 발진하기 위한 각 단의 최소 이득과 위상지연은 각각와 90°이지만 3단 링발진기에서는 각각 2와 120°가 요구된다. 링발진기의 단수를 점점 줄이는 경우, 이득과 위상지연의 발진 조건 중 회로설계의 관점에서 보면 위상지연의 조건을 맞추기가 더 어렵다. 2단의 링발진기라면 위상지연은 각 단에서 180°가 1단이면 360°가 필요하다. 링발진기의 지연셀은 발진 주파수를 높이기 위하여 1단 증폭기(One-Stage Amplifier)가 사용 된다. 1단 증폭기의 최대 위상지연은 무한대의 주파수에서 180°이므로 단순한 1단 증폭기의 지연셀은 2단 이하의 링발진기에서는 불가능하다는 것을 의미한다. 그러므로, 2단 이하의 링발진기에서는 커패시터와 같은 위상지연 요소를 부가하거나 정궤환(Positive Feedback)을 걸어 지연셀의 위상지연을 더 크게 하는 기법을 사용하여야 한다. 바이폴러 공정에서는 위의 기법을 이용하여 발진 주파수를 높일 수 있지만, CMOS 회로의 경우에는 이 기법을 이용하기 위해 부가되는 회로의 로딩효과(Loading Effect)로 인하여 발진 주파수가 3단 링발진기보다 오히려 더 낮아지거나 동작이 안정적이지 못하므로 CMOS의 경우, 3단 이상의 단수로 링발진기를 구성하게 된다.
시리얼 데이터 통신에서 데이터는 클럭 신호없이 직렬(Serial)로 전송된다. 수신기에서는 단위 비트 주기(Unit bit period)의 임의의 배수로 연속적으로 수신되는 펄스 신호로부터 클럭을 복원하고 복원된 클럭에 동기시켜 데이터를 재생하여야 한다. 재생된 데이터의 에러비가 주어진 사양을 만족하기 위해서는 복원된 클럭의 어떤 신호가 시간적으로 계속해서 떨리는 현상인 지터(Jitter)를 최소화하여야 한다. 종래의 방법에서는 알려진 데이터 레이트(Rate)에 동조(Tuned)된 수동 공조기(Passive Resonator)가 클럭을 복원하기 위해 사용되어 왔으며, 1 Gb/s 이상의 데이터 레이트에서는 SAW(Surface Acoustic Wave) 필터가 클럭을 복원하기 위해 흔히 사용되어 왔다. 이와 같이 높은 Q의 수동 공조기를 이용해 클럭을 복원하는 방법은 복원된 클럭의 지터가 낮은 장점이 있지만 낮은 임피던스의 칩 외부 공조기를 구동하기 위해 전력소모가 많고, 데이터 재생기에서 클럭을 최적으로 스트로브(Strobe)하기 위해서는 칩 외부의 지연시간을 수동으로 조정해 주어야 하는 단점이 있다. 반면, PLL을 이용하는 방법은 위의 모든 문제를 해결할 수 있다. PLL에서는 모든 신호들을 칩 내에서 동작하며, VCO의 튜닝요소(Tuning Element)로 인덕터(Inductor)나 바렉터(Varactor)와 같은 외부 요소가 필요하지 않다. 또한 VCO의 전 주파수 영역에 걸친 데이터로부터 클럭을 복원할 수 있으므로 온도나 전원라인의 변화로 인해 생기는 클럭의 드리프트(Drift)를 소화할 수 있으며, 클럭의 위상이 수정 발진자와 같이 정확한 기준 신호에 고정되므로 데이터 재생기에 최적의 스트로빙을 할 수 있다.
고속의 PLL을 구현하는 데에는 고속의 VCO가 필요하다. 외부의 높은 Q의 튜닝요소가 없는 VCO는 필연적으로 전원잡음과 같은 외부의 잡음원들과 FET(Field Effect Transistor)의 플릭커(Flicker) 잡음과 같은 능동소자의 잡음 때문에 VCO에 많은 위상잡음(Phase Noise)이 발생되고 복원된 클럭에 많은 지터가 발생하므로 이를 줄이는 기법이 필요하다. 고속의 PLL을 구현하기 위해서는 고속의 VCO가 필연적이다. 고속의 VCO를 구현하는 방법으로는 상술한 바와 같이 고속의 공정을 이용하는 방법, 리플리카 바이어싱이나 다이오드 클램핑과 같이 출력 스윙을 제한하는 방법, 링발진기의 단수를 줄이는 방법 등이 있다.
링발진기의 발진 주파수를 높이는 구조의 관점에서 앞서의 상술한 바와 같이 단순히 단수를 줄이는 방법 이외에 링발진기의 구조를 새로이 함으로서 발진 주파수를 높이는 종래의 두 가지 구조가 있는데, 그것은 3단 링발진기에서 발진 주파수가 1단 링발진기의 발진 주파수와 같은 유사 1단 링발진기(Pseudo One-Stage Ring Oscillator)와 위상 차이가 90°가 나는 인-페이즈(In-phase)와 쿼드러처-페이즈(Quadrature-phase)의 두 신호를 서로 믹서를 통해 곱하여 두 배의 주파수의 서로 쿼드러처인 두 신호를 얻은 후, 다시 그 두 개의 쿼드러처 신호를 곱하여 4배의 발진 주파수를 얻는 주파수-쿼드러플링(Frequency Quadrupling) 링발진기가 있다.
도 1a는 종래의 1단 링발진기의 회로도이고, 도 1b는 종래의 1단 링발진기의 출력 파형도이다. 도 1a와 도 1b를 참조하여, 종래의 유사 1단 링발진기와 동작 파형들을 설명한다. 인버터 지연셀(111, 121, 131)들이 3단 링발진기를 구성하고 있으며, 전압 입력을 전류 출력으로 변환하는 세 개의 트랜스컨덕턴스 증폭기(Transconductance Amplifier)(112, 121, 131), 그리고 부하저항(141)으로 구성되어 있다. 트랜스컨덕턴스 증폭기(112, 122, 132)에 대하여 출력 전류를 각각 I1, I2, 및 I3라고 표시한다. 트랜스컨덕턴스 증폭기는 입력이 증가할 때에는 출력 전류가 도 1a의 화살표 방향으로 흘러 싱킹(Sinking)한다고 하며, 감소할 때에는 화살표의 반대 방향으로 흘러 소오싱(Sourcing)한다고 한다. 이 출력 전류들 I1, I2, 및 I3은 합해져서 부하저항(141)으로 흐른다.
다음으로, 회로의 동작원리에 대해 설명한다. 앞으로의 설명에서 도 1의 트랜스컨덕턴스 증폭기를 간단히 증폭기라고 말하며, 출력노드(113, 123, 133, 142)에서의 전압을 각각 V1, V2, V3, 그리고 V4로 표현하기로 한다. 3단 링발진기이므로 발진기의 각 노드에서의 출력파형 V1에서 V3까지는 도 1b에 도시한 바와 같다. 노드 1의 출력전압 V1이 하이(High)로 갈 때에 증폭기(112, 122)가 하이 상태에 있으므로 증폭기(112, 122)의 출력 전류 I1과 I2는 싱킹하고, 증폭기(132)의 출력 전류 I3는 소오싱하여, 부하저항(141)의 전압 강하가 증가하므로 노드(142)의 전압 V4는 로우로 간다. 지연셀의 단위 지연시간 Td후에 발진기 출력 V2가 로우로 떨어지면 증폭기(122)의 출력 전류 I2가 싱킹에서 소오싱으로 바뀌므로 V4는 하이로 된다. 다시 한 주기 후 출력 V3가 하이로 되면 같은 원리로 V4는 로우로 된다. 위와 같은 동작으로 링발진기가 한 주기를 거치면 출력 전압 V4는 도 1b에 도시된 것과 같은 파형이 되어 V4의 주파수는 1/2Td로서 1단 링발진기의 발진 주파수와 같게 된다. 도 1b 전압파형들은 이상적인 디지털 출력을 가정하여 도시하고 있으나, 실제의 고속 링발진기에서 발진기 출력들 V1, V2및 V3은 거의 정현파(Sinusoidal Wave)에 가깝고 신호의 크기(Amplitude)가 같으며 서로 각각 120°의 위상 차이를 가지고 있다. 따라서, 증폭기의 출력 전류들 I1, I2, 및 I3도 거의 정현파이고, 신호의 크기가 같으며 그들 서로 간의 위상 차이도 120°가 된다. 신호의 크기가 같으며 서로 120°의 위상 차이가 있는 완전 정현파의 세 신호를 합하면, 그 값은 '0'이 된다. 그러므로, 도 1a에서 각 출력 노드(113, 123, 133)에서의 파형이 완전 정현파이면 출력 전류들 I1, I2, 및 I3도 완전 정현파이고, 이 세 전류가 부하저항(141)에서 더해져 '0'이되므로 출력 전압 V4의 변화는 없고, DC 값만 가지게 된다. 그러나, 실제의 지연셀과 증폭기는 비선형(Nonlinear)적이므로 출력에는 고조파(Harmonics) 성분들이 있다. 차동구조로 지연셀과 증폭기를 구현하면 출력 V4에서 짝수 오더(Even Order)의 고조파들은 서로 합하여 '0'이 되고 홀수 오더(Odd Order)의 고조파 성분들만이 남는다. 이 홀수 오더의 고조파 성분 중 3차 고조파의 크기가 제일 크므로 결국 출력 V4의 주파수는 링발진기의 발진 주파수 즉, 기본(Fundamental) 주파수의 3배 주파수가 되어 도 1b의 도시된 V4처럼 1단 링발진기의 발진 주파수와 같게 된다. 그러나, 고속으로 동작하는 링발진기의 출력은 거의 정현파에 가까우므로 고조파 성분들의 신호 크기는 기본 성분의 신호 크기에 비하여 매우 작다. 결국, 출력 VX의 신호 크기는 수에서 수 십 mV 정도로 매우 작게 된다. PLL에서 발진기 출력은 믹서 등과 같은 다른 회로를 구동하게 되는데, 이 정도의 신호 크기로는 CMOS 회로를 고주파 영역에서 제대로 구동하는 것은 거의 불가능하다. 그러나, 바이폴러 회로의 경우에는 수 십 ㎷ 정도의 신호로도 안정적인 구동이 가능하므로 도 1a의 유사 1단 링발진기 구조는 바이폴라 회로에 적합하고 CMOS 회로에는 적합하지 않은 링발진기 구조이다. 실제 바이폴러 구현에서도 베이스 접지(Common Base) 증폭기 단을 부하저항(141) 전단에 부가하여 고조파의 성분을 더욱 키우는 기법이 이용되었다.
도 2는 종래의 주파수-쿼드러플링 링발진기의 회로도이다. 이 회로는 차동 지연셀(210, 220, 230, 240)과 차동 믹서들(250, 260, 270)로 구성되어 있다. 링발진기의 단수가 짝수일 경우에는 링발진기의 출력신호들 중에서는 서로 90°의 위상 차이가 나는 쿼드러처(Quadrature) 신호들이 존재한다. 예를 들어, 도 2에서 출력 V211과 V231, V221와 V241는 서로 쿼드러처 신호들이고, 차동신호들 V211-V212와 V231-V232, V221-V222와 V241-V242도 각각 쿼드러처 신호가 된다. 믹서들(250, 260, 270)은 쿼드러처의 차동신호 두 개를 입력으로 각각 받는다. 믹서는 실제 아날로그 곱셈기의 동작과 같으므로 쿼드러처인 두 신호를 곱하면 믹서신호의 주파수는 입력신호 주파수의 두 배 주파수가 되므로 믹서(250, 270)의 출력 V252에서 V271는 링 발진 주파수의 두 배 주파수가 되는 동시에 그들 역시 서로 쿼드러처 신호가 된다. 그러므로, 이 두 신호를 입력으로 하는 믹서(260)의 출력 V261, V262은 링 주파수의 4배가 된다. 믹서 회로는 길버트(Gilbert) 곱셈기 형태로 구현되는데, 이때, 믹서(250, 270)는 링 주파수의 2배로, 믹서(260)는 4배까지 빠르게 동작하여야 한다. 이와 같이, 고속으로 동작하는 믹서회로를 CMOS로 구현하는 것은 불가능하다. 결국, 주파수-쿼드러플링 링발진기도 역시 CMOS 회로에는 적합하지 않은 구조이다.
이상에서 고속의 PLL을 구현하기 방법들을 여러 가지 관점에서 상세히 살펴 보았다. 저비용과 다른 시스템과의 집적을 고려하면 CMOS로 구현하는 것이 바람직하다. 상술한 바와 같이 발진 주파수를 높이는 종래의 링발진기 구조는 CMOS에는 적합하지 않으므로 새로운 구조 설계가 요구되며, 이에 알맞은 고속 저잡음의 지연셀을 개발해야 한다.
상기 문제점을 해결하기 위한 본 발명은 고속의 PLL의 VCO를 위한 새로운 구조의 링발진기와 이에 알맞는 고속 저잡음의 지연셀를 구현하는 데에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 특징은 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 1 출력 및 제 2 출력을 각각 가지고 있는 소정개수의 지연셀들을 구비하고, 각각의 상기 지연셀들의 유효 지연시간을 줄여 발진 주파수를 높이기 위하여, 각각의 상기 지연셀들이 자신의 제 1 출력을 다음 단의 지연셀의 제 2 주입력과 전단의 지연셀의 제 1 보조입력에 각각 공급하고, 자신의 제 2 출력을 다음 단의 지연셀의 제 1 주입력과 전단의 지연셀의 제 2 보조입력에 각각 공급하며, 또한, 자신의 제 1 주입력과 제 2 주입력에서 전단의 제 2 출력과 제 1 출력을 각각 공급받고, 자신의 제 1 보조입력과 제 2 보조입력에서 다음 단의 제 1 출력과 제 2 출력을 각각 공급받으며, 마지막 단의 다음 단이 처음 단이 되는 순환구조를 가지는 데에 있다. 이는 또한, 3개의 지연셀들로 상기 순환구조를 이룰 수도 있고 4개 또는 그 이상으로도 가능하다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 1 출력 및 제 2 출력을 각각 가지고 있는 소정개수의 지연셀들을 구비하고, 각각의 상기 지연셀들의 유효 지연시간을 줄여 발진 주파수를 높이기 위하여, 각각의 상기 지연셀들이 자신의 제 1 출력을 다음 단의 지연셀의 제 2 주입력과 다음 다음 단의 지연셀의 제 1 보조입력에 각각 공급하고, 자신의 제 2 출력을 다음 단의 지연셀의 제 1 주입력과 다음 다음 단의 지연셀의 제 2 보조입력에 각각 공급하며, 또한, 자신의 제 1 주입력과 제 2 주입력에서 전단의 제 2 출력과 제 1 출력을 각각 공급받고, 자신의 제 1 보조입력과 제 2 보조입력에서 다음 다음 단의 제 1 출력과 제 2 출력을 각각 공급받으며, 마지막 단의 다음 단이 처음 단이 되는 순환구조를 가지는 데에 있다. 또한, 이는 3개의 지연셀들로 상기 순환구조를 이룰 수도 있고 4개 또는 그 이상으로도 가능하다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 3 보조입력, 제 4 보조입력, 제 1 출력 및 제 2 출력을 각각 가지고 있는 소정개수의 지연셀들을 구비하고, 각각의 상기 지연셀들의 유효 지연시간을 줄여 발진 주파수를 높이기 위하여, 각각의 상기 지연셀들이 자신의 제 1 출력을 다음 단의 지연셀의 제 2 주입력과 전단의 지연셀의 제 1 보조입력과 다음 다음 단의 지연셀의 제 3 보조입력에 각각 공급하고, 자신의 제 2 출력을 다음 단의 지연셀의 제 1 주입력과 전단의 지연셀의 제 2 보조입력과 다음 다음 단의 지연셀의 제 4 보조입력에 각각 공급하며, 또한, 자신의 제 1 주입력과 제 2 주입력에서 전단의 제 2 출력과 제 1 출력을 각각 공급받고, 자신의 제 1 보조입력과 제 2 보조입력에서 다음 단의 제 1 출력과 제 2 출력을 각각 공급받고, 자신의 제 3 보조입력과 제 4 보조입력에서 다음 다음 단의 제 1 출력과 제 2 출력을 각각 공급받으며, 마지막 단의 다음 단이 처음 단이 되는 순환구조를 가지는 데에 있다. 이는 4개의 지연셀들로 상기 순환구조를 이룰 수도 있고 5개 또는 그 이상으로도 가능하다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 1 출력 및 제 2 출력을 가지고 있는 다중궤환 루프 링발진기용 지연셀에 있어서, 상기 제 1 보조입력과 제 2 보조입력을 위하여 2개의 보조입력 트랜지스터를 포함하는 차동 증폭기로 구성되며, 상기 보조입력 트랜지스터 하나와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고, 상기 보조입력 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터인 데에 있다. 또한, 이는 출력 스윙을 제한하기 위하여 차동 입력단에 전압 클램핑 수단을 포함하는 차동 증폭기로 구성되기도 하며, 상기 전압 클램핑 수단이 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터에 접속되기도 한다. 그리고, 상기 전압 클램핑 수단이 2개의 트랜지스터로 구성되고, 상기 전압 클램핑 수단의 상기 2개의 트랜지스터 각각이 자신의 게이트 또는 베이스가 자신의 드레인 또는 컬렉터에 접속되어 있는 다이오드형 트랜지스터이고, 상기 전압 클램핑 수단의 트랜지스터 하나와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나와 보조입력 트랜지스터 하나가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고, 상기 전압 클램핑 수단의 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터이다.
상기 목적을 달성하기 위한 본 발명의 특징은 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 3 보조입력, 제 4 보조입력, 제 1 출력 및 제 2 출력을 가지고 있는 다중궤환 루프 링발진기용 지연셀에 있어서, 상기 제 1 보조입력과 제 2 보조입력과 제 3 보조입력과 제 4 보조입력을 위하여 4개의 보조입력 트랜지스터를 포함하는 차동 증폭기로 구성되며, 상기 보조입력 트랜지스터 두 개와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고, 상기 보조입력 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터인 데에 있다. 또한, 이는 출력 스윙을 제한하기 위하여 차동 입력단에 전압 클램핑 수단을 포함하는 차동 증폭기로 구성되기도 한다. 그리고, 상기 전압 클램핑 수단이 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터에 접속되어 있기도 하다. 상기 전압 클램핑 수단이 2개의 트랜지스터로 구성되고, 상기 전압 클램핑 수단의 상기 2개의 트랜지스터 각각이 자신의 게이트 또는 베이스가 자신의 드레인 또는 컬렉터에 접속되어 있는 다이오드형 트랜지스터이고, 상기 전압 클램핑 수단의 트랜지스터 하나와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나와 상기 보조입력 트랜지스터 두 개가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고, 상기 전압 클램핑 수단의 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터이다.
이를 위하여 본 발명은 링발진기의 주 루프에 보조의 링 루프를 부가하여 각 지연셀의 유효 지연시간을 줄임으로써 고속의 동작이 가능하게 했으며, 지연셀에서는 출력 스윙을 제한하기 위해 전압 클램핑 회로를 부가하며, 전압 클램핑 회로의 다이오드 트랜지스터가 전원 혹은 접지로부터 분리되어 있어서 전원 민감도가 낮고, 지연셀 회로의 동작 중에도 지연셀로 공급되는 전류가 일정하게 유지되어 전원전류의 변화가 없어서 전원잡음을 발생시키지 않는다. 결국, 잡음특성을 개선하게 된다. 또한, 보조의 링 루프를 구성하기 위하여 지연셀에는 보조의 입력 트랜지스터가 부가되어 있다.
본 발명의 다중궤환 루프 링발진기는 위의 문제점을 해결하기 위해 주 링 루프의 단 수보다 작은 단 수의 보조 링 루프를 주 루프에 부가하여 단위 지연셀의 유효 지연(Effective Delay)을 줄여 발진 주파수를 높이는 새로운 링발진기 구조로서, 상세하게는 3단의 링발진기에서 보조의 2단 루프를 주 루프에 부가하는 3단-보조2단 링발진기; 4단의 링발진기에서 보조 2단 루프를 주 루프에 부가하는 4단-보조2단 링발진기; 4단의 링발진기에서 보조 3단 루프를 주 루프에 부가하는 4단-보조3단 링발진기; 4단의 링발진기에서 보조 2단과 3단 루프를 주 루프에 부가하는 4단-보조2단3단 링발진기이다. 위의 다중궤환 루프 링발진기의 지연셀은 보조의 루프를 구성하기 위해 한 개 혹은 두개의 보조입력 장치를 가지고 있다.
이상 상술한 바와 같이 다중궤환 루프 링발진기는 발진 주파수를 높일 수 있으며 CMOS 회로로의 구현에 적합한 새로운 링발진기 구조이다. 이 발진기들에 사용되는 지연셀은 기본적으로 잡음특성이 우수하며 고속으로 동작할 수 있도록 출력전압을 제한하고 있으며 보조의 링 루프를 구성하기 위하여 보조차동 입력단을 가지고 있다.
도 1a는 종래의 1단 링발진기의 회로도,
도 1b는 종래의 1단 링발진기의 출력 파형도,
도 2는 종래의 주파수-쿼드러플링 링발진기의 회로도,
도 3a는 본 발명의 3단-보조 2단 다중궤환 루프 링발진기의 회로도,
도 3b는 본 발명의 3단-보조 2단 다중궤환 루프 링발진기의 출력 파형도,
도 4는 본 발명의 4단-보조 2단 다중궤환 루프 링발진기의 회로도,
도 5는 본 발명의 4단-보조 3단 다중궤환 루프 링발진기의 회로도,
도 6는 본 발명의 4단-보조 2단 3단 다중궤환 루프 링발진기의 회로도,
도 7은 본 발명의 다중궤환 루프 링발진기를 위한 지연셀 회로도,
도 8은 본 발명의 다중궤환 루프 링발진기를 위한 지연셀 회로도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.
본 발명의 지연셀은 출력 스윙을 제한하여 발진 주파수를 높이기 위한 방법으로 전압 클램핑을 하고 있으나, 종래의 방법과는 다르게 출력이 다이오드를 통하여 전원이나 접지라인에 직접 연결되어 있지 않으며, 높은 임피던스의 전류원으로 격리되어있어 전원 민감도가 낮아지는 동시에 구동 트랜지스터가 오프(Off)시에 부하전류가 전압 클램핑 회로를 통해 흐르기 때문에 지연셀 회로의 동작 중에도 전원전류를 거의 일정하게 유지할 수 있다. 실제의 집적회로 내부의 전원라인과 패키지(Peakage) 리드(Lead)에는 기생(Parasitic) 저항과 인덕턴스(Inductance) 성분이 존재하며, 이 기생 성분에 흐르는 전류의 변동(Fluctuation)은 전압 전동을 가져와 결국 전원전압의 변동으로 나타난다. 이 전원전압의 변동은 회로의 입장에서는 전원잡음이 되므로 회로의 잡음특성을 저하시키게 된다. 그러나, 본 발명의 지연셀은 전원전류의 변화가 거의 없으므로 회로 자체의 동작으로 인한 전원잡음을 유발하지 않아 전원잡음 특성이 좋아진다.
도 3a는 본 발명의 3단-보조 2단 다중궤환 루프 링발진기의 회로도이다. 발진기는 세 개의 차동 지연셀(310, 320, 330)로 구성되어 있다. 도 3a에서 번호 311, 312, 321, 322, 331, 332, 341, 342는 주 혹은 보조의 링 루프를 지칭하기 위한 번호들이며, 주 혹은 보조 링 루프를 명확하게 지칭하기 위해 루프(312)와 같이 번호를 괄호치고 그 앞에 '루프'라는 단어를 두어 표기하고, 이후의 링발진기의 링 루프에 대해서도 같은 표기법을 사용하기로 한다. 도 3a에서 지연셀(310)의 플러스와 마이너스 출력은 각각 V1 +와 V1 -로 표기하고, 지연셀(320)의 플러스와 마이너스 출력은 각각 V2 +와 V2 -로 표기하고, 지연셀(330)의 플러스와 마이너스 출력은 각각 V3 +와 V3 -로 표기하였다. 이러한 링발진기를 싱글엔디드(Single-Ended)로 보면, 지연셀(310)-지연셀(320)-지연셀(330) 그리고, 도선(341, 342)을 통한 2개의 3단 주 링 루프인 루프(341)와 루프(342)가 있다. 2단의 보조 링 루프들의 구성을 살펴보면 다음과 같다. 지연셀(310)-지연셀(320) 및 도선(311, 312)을 통한 루프(311)와 루프(312); 지연셀(320)-지연셀(330) 및 도선(322, 321)을 통한 루프(321)와 루프(322); 지연셀(330)-지연셀(310) 및 도선(331, 332)을 통한 루프(331)와 루프(332)의 총 6개의 2단 보조 링 루프들인 루프(311, 312, 321, 322, 331, 332)로 구성되어 있다. 위의 주와 보조의 루프들을 차동신호의 관점에서 보면 1개의 3단 주 링 루프와 3개의 2단 보조 링 루프로 구성 되어 있으며, 종래의 차동 3단 링발진기가 1개의 차동 루프만을 가지고 있는 것에 반하여 본 발명의 링발진기들은 다수의 궤환 루프들로 구성되어 있으므로 다중궤환 루프 링발진기라 명명하였다.
차동 지연셀(310, 320, 330) 각각 은 두 개의 차동 입력단을 가지고 있으며, 3단의 주 링 루프를 구성하기 위한 플러스와 마이너스의 주 입력(Vi1 +, Vi1 -, Vi2 +, Vi2 -, Vi3 +, Vi3 -)과 2단의 보조 링 루프를 구성하기 위한 플러스와 마이너스의 보조입력(Via1 +, Via1 -, Via2 +, Via2 -, Via3 +, Via3 -) 그리고, 플러스와 마이너스의 출력(V1 +, V1 -, V2 +, V2 -, V3 +, V3 -)으로 구성되어 있다. 루프(341)와 루프(342)는 지연셀(330)의 플러스 출력 V3 +와 마이너스 출력 V3 -가 지연셀(310)의 마이너스 주 입력 Vi1 -와 플러스 주 입력 Vi1 +에 각각 연결되어 3단의 주 링 루프를 완성하고 있다. 루프(311, 312, 321, 331, 332)의 2개의 지연셀을 이용하여 구성되는 2단 보조 링 루프의 구성은 전단 지연셀의 플러스와 마이너스 출력 V1 +, V1 -, V2 +, V2 -, V3 +, V3 -이 각각 다음 단 지연셀의 Vi2 +, Vi2 -, Vi3 +, Vi3 -, Vi1 +, Vi1 -로 연결되고, 다음 단의 플러스와 마이너스 출력 V1 +, V1 -, V2 +, V2 -, V3 +, V3 -이 각각 바로 전단의 플러스와 마이너스 보조입력 Via3 +, Via3 -, Via1 +, Via1 -, Via2 +, Via2 -에 각각 연결됨으로써 보조의 2단 링 루프를 구 성하고 있다. 예를 들어, 지연셀(310)과 지연셀(320)로 구성되는 2단 루프는 지연셀(310)의 출력 V1 +와 V1 -가 지연셀(320)의 주 입력 Vi2 -와 Vi2 +로 각각 연결되고, 지연셀(320)의 출력 V2 +와 V2 -가 도선(311, 312)을 통해 지연셀(310)의 보조입력 Via1 +와 Via1 -로 연결되어 2단 보조 링 루프인 루프(312)과 루프(311)를 구성하고 있다.
도 3b는 본 발명의 3단-보조 2단 다중궤환 루프 링발진기의 출력 파형도이다. 이는 출력파형을 간략하게 구형파(Square Wave)로 가정하여 파형을 도시하였다. 링발진기의 루프는 DC 상태에서 부궤환 루프를 구성해야 하므로 3단의 주 링은 각 단 지연셀의 출력이 다음 단 지연셀의 주 입력으로 연결하여 완성된다. 이때, 각 단 지연셀의 플러스와 마이너스 출력 V1 +, V1 -, V2 +, V2 -, V3 +, V3 -는 다음 단 지연셀의 마이너스와 플러스의 주 입력 Vi2 +, Vi2 -, Vi3 +, Vi3 -, Vi1 +, Vi1 -로 각각 연결되어 DC 상태에서 부궤환 루프를 형성하고 있다. 예를 들어, 지연셀(310)의 플러스 출력, V1 +의 처음 위상을 플러스라고 가정하면 지연셀(320)과 지연셀(330) 그리고 지연셀(310)을 순서대로 거쳐 다시 V1 +에 나타나는 신호의 위상은 마이너스가 되므로 부궤환 루프가 된다. 이 발진기 루프이득의 위상지연이 360°가 되고 그 때, 루프 이득이 1보다 크게 되는 어떤 주파수에서는 루프가 정궤환(Positive Feedback)으로 바뀌어 발진하게 된다. 발진시 루프의 총(DC+AC) 위상지연은 360°가 되어야 하므로 각 지연셀에서 총 위상지연은 120°가 되어야 한다. 120°의 위상지연은 -240°의 위상을 의미하고, 180°의 DC 위상지연이 이미 있었으므로 각 단은 부가적으로 60°의 AC 위상지연이 있어야 한다. 그러므로, 각 지연셀의 출력파형을 도시하면 도 3b와 같이 된다. 도 3b에서 실제 발진기의 출력 파형은 정현파에 가깝지만, 본 발명에서 제안하는 다중궤환 루프 링발진기의 유효 지연시간이 줄어드는 원리를 보다 쉽게 설명하기 위하여 구형파로 출력파형을 도시하였다. 도 3b에서 Td, Tosc그리고 V1∼ V3은 보조의 링 루프가 없는 경우의 각 단의 지연시간(Delay Time), 링발진기의 발진주기와 출력노드에서의 전압을 각각 의미하며, Td', Tosc', 그리고 V1 +'은 보조 링 루프가 있는 경우의 지연시간, 발진주기 그리고 지연셀(310)의 플러스 출력전압을 의미하며 나머지 노드에서의 출력파형들은 쉽게 얻을 수 있으므로 생략하였다.
먼저, 보조 링 루프가 없는 경우에 대하여 지연셀(310)의 플러스 출력 V1 +를 얻는 과정을 중점으로 설명하기로 한다. 초기 t = 0일 때, V1 +가 하이로 간다고 하자. 그러면, V2 +는 지연셀의 단위 지연시간 Td후에 로우로 떨어지고 다시 Td후 V3 +는 하이로 간다. 그러므로, t = 3Td에서 V1 +는 로우로 가게 되어 발진주기 Tosc의 반주기 동작을 완성하고 나머지 반주기 동안에도 같은 원리로 동작하여 결국 발진주기는 6Td가 된다. 도 3b에서 V1 +가 보다 빨리 하이나 로우로 천이(Transition)하도록 할 수만 있다면 발진 주파수를 높일 수 있음을 알 수 있다. 그런데, V1 +의 천이가 V3 +의 천이로 나타나기까지는 2Td의 시간이 소요되고 다시 Td의 시간 후에 V1 +가 천이하므로, 만약 V3 +보다 빨리 천이하는 즉, 위상지연이 작은 신호를 지연셀(310)에 부가하여 V1 +가 보다 빨리 천이하도록 하면 발진 주파수를 높일 수 있을 것이다. 도 3b에서 파형을 살펴보면, V2 -가 V3 +보다 60° 빠른 신호임을 알 수 있다. 그러므로, V2 -를 지연셀(310)의 플러스 보조입력 Via1 +에 연결하면 V1 +의 천이시간을 줄일 수 있을 것이다. 차동구조이므로 V2 -의 반대(Inverse) 즉, 180° 위상차의 신호인 V2 +는 지연셀(310)의 마이너스 보조입력 Via2 -에 연결한다. 그러나, 이 구성방법은 AC에 대해서 성립하는 이야기이고, 전술한 바와 같이 링발진기가 안정적으로 동작하기 위해서는 DC에서 모든 링 루프들이 부궤환 루프가 되어야만 한다. 그런데, 위의 방법으로 보조 링 루프를 구성하면, 보조 링 루프가 DC에서 정궤환으로 되어 링발진기가 발진할 수 없다. 이 문제는 차동구조이므로 쉽게 해결할 수 있다. 즉, V2 -의 반대신호인 V2 +를 지연셀(310)의 플러스 보조입력 Via1 +과 연결하고 V2 -를 마이너스 보조입력 Via1 -에 연결하면, 보조의 2단 링 루프가 DC에서 부궤환을 이루며 발진 동작 중에는 지연셀(310)의 출력들이 종래의 링발진기보다 천이가 빨리 발생하도록 하여 링발진기의 발진 주파수를 증가시킬 수 있다. 나머지 두 개의 지연셀(320, 330)에 대해서도 같은 방법으로 보조 링 루프들인 루프(311, 331)를 구성한다. 이 경우, 2단 보조 링 루프들은 종래의 2단 링발진기를 구성하는 방법과 똑같음을 알 수 가 있다. 이와 같은 원리를 이용한 3단-보조 2단의 다중궤환 링발진기가 도 3a이며, 이 때, V1 +'의 파형은 도 3b와 같이 각 지연셀의 단위 지연시간이 Td에서 Td'으로 줄어들어 결국, 발진 주기도 Tosc'으로 감소한다. 보조 링 루프들에 의하여 각 지연셀에서 출력의 천이가 보다 빨리 발생하게 되고, 이것은 지연 시간이 줄어 드는 것과 같으므로 다중궤환 링발진기는 지연셀의 유효 지연시간을 줄여 발진 주파수를 높이는 새로운 링발진기 구조이다.
쿼드리코릴레이터(Quadri-correlator) 방식과 같은 PLL에서는 90° 위상차가 나는 쿼드러처 신호가 필요하다. 쿼드러처 신호는 짝수 단수의 링발진기로부터 쉽게 얻을 수 있다. 4단 링 발진기의 발진 주파수는 3단 링발진기의 그것보다 낮으므로 고속 PLL의 구현을 위해서는 4단 링발진기에도 다중궤환루프를 두어 발진 주파수를 높일 수 있다. 4단 링발진기에 대해서도 보조 링 루프를 부가하여 다중궤환 루프 링발진기를 구성할 수 있으며, 앞에서 상술한 바와 같은 원리로 발진 주파수를 높일 수 있다. 4단 링발진기에서는 모두 세 가지의 다중궤환 루프 링발진기를 만들 수 있으며 이 발진기들에 대해 설명하기로 한다.
도 4는 본 발명의 4단-보조 2단 다중궤환 루프 링발진기의 회로도이다. 이는 4개의 차동 지연셀(410, 420, 430, 440)로 구성되어 있다. 회로도에서 바이어스 입력단은 도 3a와 유사하며 다중궤환 루프 링발진기의 설명에 꼭 필요하지 않으므로 생략되었으며 앞으로의 회로에서도 생략되어 도시할 것이다. 차동 지연셀(410, 420, 430, 440)은 도 3a에서와 마찬가지로 두 개의 차동 입력단을 가지고 있으며, 4단의 주 링 루프를 구성하기 위한 플러스와 마이너스의 주 입력(Vi +, Vi -)과 2단의 보조 링 루프를 구성하기 위한 플러스와 마이너스의 보조입력(Via +, Via -) 그리고 플러스와 마이너스의 출력(Vo +, Vo -)으로 구성되어 있다. 4단의 주 링 루프는 루프(452)와 주루프(451) 두 개가 있으며, DC에서 부궤환 루프를 구성하기 위해 지연셀(440)의 두 출력 Vo +와 Vo -가 지연셀(410)의 플러스 주 입력 Vi +와 마이너스 주 입력 Vi -에 각각 연결되어 4단의 주 링 루프를 구성하고 있다. 2단의 보조 링 루프는 총 8개의 루프(411, 412, 421, 422, 431, 432, 441, 442)가 있다. 루프(421, 422, 431, 432, 441, 442)까지는 도 3a에서 보조 2단 루프 구성방법과 똑같이 구성되어 있다. 즉, 다음 단의 플러스 출력 Vo +와 마이너스 출력 Vo -는 바로 전단의 플러스 보조입력 Via +와 마이너스 보조입력 Via -로 연결되어 보조의 2단 루프를 구성하며, DC에서 부궤환 루프를 이루고 있다. 그러나, 루프(412)와 루프(75)는 다른 보조 링 루프의 구성방법과는 반대로 되어있다. 즉, 지연셀(440)-지연셀(410)로 구성되는 보조 2단 링발진기에서 지연셀(410)의 두 출력 Vo +와 Vo -는 지연셀(440)의 두 보조입력 Via -와 Via + 으로 각각 연결되어 보조 링을 구성하고 있다. 이것은 4단 주 링 루프가 DC에서 부궤환이 되도록 하기 위해 지연셀(440)의 출력 Vo +와 Vi -가 지연셀(410)의 주 입력 Vi +와 Vi -에 각각 연결되었기 때문이다. 즉 지연셀(440)의 출력과 지연셀(410)의 주 입력의 연결에서 위상반전이 없으므로 두 지연셀들로 구성되는 보조 2단 링발진기에서, 보조 2단 링 루프가 DC에서 부궤환되기 위해서는 루프(412)와 루프(411)는 종래의 2단 링발진기의 구성방법과 반대로 되어야 한다. 본 발명의 도 4에서 보인 것과 같이 4단 링발진기에 보조 2단 링 루프를 부가함으로써 각 지연셀의 유효 지연시간을 줄여 종래의 4단 링발진기보다 고속으로 동작할 수 있다. 4단 링발진기에서는 3단의 보조 링 루프만을 부가하거나 2단과 3단의 보조 링루프를 동시에 부가하여 다중궤환 루프 링발진기를 구성할 수도 있다.
도 5는 본 발명의 4단-보조 3단 다중궤환 루프 링발진기의 회로도이다. 도 5를 참조하여, 본 발명에 따른 4단 링발진기에 3단의 보조 링 루프를 부가하는 4단-보조 3단 링발진기를 설명한다. 4개의 차동 지연셀(510, 520, 530, 540)로 구성되어 있으며, 차동 지연셀(510, 520, 530, 540)은 도 3a와 도 4에서와 마찬가지로 두 개의 차동 입력단과 한 개의 차동 출력단을 가지고 있다. 4단의 주 링 루프는 두 개의 루프(551, 552)가 있으며, DC에서 부궤환 루프를 구성하기 위해 지연셀(540)의 플러스 출력 Vo +와 마이너스 출력 Vo -는 지연셀(510)의 플러스 주 입력 Vi +와 마이너스 주 입력 Vi -에 각각 연결되어 4단의 주 링 루프를 구성하고 있다. 3단의 보조 링 루프는 총 8개의 루프(511, 512, 521, 522, 531, 532, 541, 542)가 있다. 3단의 보조 링 루프(531, 532, 541, 542) 4개는 종래의 3단 링발진기를 구성하는 방법과 똑같은 방법으로 구성되어 있다. 예를 들면, 도 5에서 보듯이 지연셀(510)-지연셀(520)-지연셀(530)로 구성된 3단 링에서 지연셀(530)의 Vo +와 Vo -를 지연셀(510)의 보조입력 Via -와 Via +으로 각각 연결하는 루프(531, 532)를 통해 3단 보조 링 루프가 구성되며, DC에서 부궤환 루프를 이루고 있다. 4개의 보조 루프(511, 512, 521, 522, 531, 532)는 도 4에서 보조 루프(411, 412)에서와 같은 이유로 종래의 3단 링발진기의 구성방법과 반대로 되어있다. 예를 들어, 지연셀(530)-지연셀(540)-지연셀(510)로 구성되는 3단 링에서 지연셀(540)의 출력 Vo +와 Vo -가 4단의 주 링 루프를 구성하기 위해 지연셀(510)의 Vi +와 Vi -로 각각 연결되기 때문에 3단의 보조 링 루프에서는 지연셀(540)과 지연셀(510)의 이러한 위상관계를 보상하여 DC에서 부궤환되도록 지연셀(510)의 플러스 출력 Vo +는 지연셀(530)의 플러스 보조입력 Via +와 연결되고, 지연셀(510)의 마이너스 출력 Vo -는 지연셀(530)의 마이너스 보조입력 Via -에 연결되어 루프(511, 512)가 구성된다. 루프(521, 522)도 같은 원리로 구성된다. 본 발명의 도 5와 같이 4단 링발진기에서 보조의 3단 링 루프를 부가한 4단-보조 3단의 다중궤환 루프 링발진기는 각 지연셀의 유효 지연시간이 줄어들어 종래의 4단 링발진기보다 높은 발진 주파수를 얻을 수 있다.
도 6는 본 발명의 4단-보조 2단 3단 다중궤환 루프 링발진기의 회로도이다. 도 6을 참조하여 본 발명에 따른 4단 링발진기에 2단과 3단의 보조 링 루프를 부가하는 4단-보조 2단 3단 링발진기를 설명한다. 4개의 차동 지연셀(610, 620, 630, 640)로 구성되어 있으며, 차동 지연셀(610, 620, 630, 640)은 주 링 루프를 구성하는 주 입력단 Vi +와 Vi -, 3단의 보조입력 루프를 구성하기 위한 3단 보조 입력단인 Via +와 Via -, 2단의 보조 루프를 구성하기 위한 2단 보조 입력단인 Vib +와 Vib -, 그리고 출력단 Vo +와 Vo -을 가지고 있다. 4단의 주 링 루프는 루프(651, 652)를 통하여 구성되며, DC에서 부궤환 루프를 구성하기 위해 지연셀(640)의 플러스 출력 Vo +와 마이너스 출력 Vo -는 지연셀(610)의 플러스 주 입력 Vi +와 마이너스 주 입력 Vi -에 각각 연결되어 4단의 주 링 루프를 구성하고 있다. 2단의 보조 링 루프는 총 8개의 루프(611, 613, 621, 623, 631, 633, 641, 643)가 있으며, 6개의 루프(621, 623, 631, 633, 641, 643)는 종래의 2단 링발진기를 구성하는 방법과 똑같은 방법으로 구성되어 있다. 예를 들면, 도 6에서 지연셀(610)-지연셀(620)로 구성된 2단 링에서 지연셀(620)의 Vo +와 Vo -가 지연셀(610)의 보조입력 Vib +와 Vib -로 각각 연결하는 루프(621, 623)를 통해 2단 보조 링 루프가 구성되며, DC에서 부궤환 루프를 이루고 있다. 루프(613)과 루프(611)의 보조 루프는 도 4에서 보조 루프(80)와 루프(81)의 구성에서와 같은 이유로 종래의 2단 링발진기 구성방법과 반대로 되어있다. 즉, 4단의 주 링 루프를 구성하기 위해 지연셀(640)의 출력 Vo +와 Vo -는 지연셀(610)의 Vi +와 Vi -로 각각 연결되므로, 지연셀(640)-지연셀(610)로 구성되는 보조 2단 링발진기에서는 이러한 위상관계를 보상하여 DC에서 부궤환이 되도록 지연셀(610)의 플러스 출력 Vo +는 지연셀(640)의 마이너스 보조입력 Vib -와 연결되고, 지연셀(610)의 마이너스 출력 Vo -는 지연셀(640)의 플러스 보조입력 Vib -에 연결되어 루프(613)와 루프(611)의 보조 2단 링 루프가 구성 된다. 3단의 보조 링 루프는 총 8개의 루프(612, 614, 622, 624, 632, 634, 642, 644)가 있다. 3단의 보조 링 루프(632, 634, 642, 644) 4개는 도 5의 루프(531, 532, 541, 544)처럼 종래의 3단 링발진기를 구성하는 방법과 똑같은 방법으로 구성된다. 예를 들면, 지연셀(610)-지연셀(620)-지연셀(630)로 구성된 보조 3단 링발진기에서, 지연셀(630)의 Vo +와 Vo -를 지연셀(610)의 보조입력 Via -와 Via +으로 각각 연결하는 루프(632, 634)를 통해 3단 보조 링 루프가 구성되며, DC에서 부궤환 루프를 이루고 있다. 4개의 보조 루프(612, 614, 622, 624)는 도 5의 루프(511, 512)에서와 같은 이유로 종래의 3단 링발진기 구성방법과 반대로 구성된다. 예를 들어, 지연셀(630)-지연셀(640)-지연셀(610)로 구성되는 보조 3단 링발진기에서 지연셀(640)의 출력 Vo +와 Vo -가 4단 주 링 루프를 구성하기 위해 지연셀(610)의 Vi +와 Vi -로 각각 연결되므로 지연셀(630)-지연셀(640)-지연셀(610)로 구성되는 3단의 보조 링 루프에서는 지연셀(640)과 지연셀(610) 사이에서 이루어지는 주 루프의 위상관계를 보상하여 DC에서 보조 루프가 부궤환이 되도록 하기 위해 지연셀(610)의 플러스 출력 Vo +는 지연셀(630)의 플러스 보조입력 Via +와 연결하고, 지연셀(610)의 마이너스 출력 Vo -는 지연셀(630)의 마이너스 보조입력 Via -에 연결하는 루프(612, 614)에 의하여 3단 보조 링 루프가 구성된다. 루프(622, 624)도 같은 원리로 구성된다. 본 발명의 4단-보조 2단 3단 링발진기는 보조의 2단과 3단 링 루프를 4단의 주 링 루프에 부가하여 발진 주파수를 높이는 새로운 링발진기이다.
이상에서 4가지의 새로운 다중궤환 루프 링발진기에 대하여 설명하였다. 다음으로, 이 링발진기들의 지연셀에 대해 설명한다.
도 7은 본 발명의 다중궤환 루프 링발진기를 위한 지연셀 회로도이다. 도 7을 참조하여, 본 발명의 다중궤환 루프 링발진기에 사용되는 지연셀 회로 중의 하나를 설명한다. 이는 도 3a, 도 4, 및 도 5의 링발진기에 사용되는 지연셀이다. 이 지연셀은 크게 주차동 입력단(740), 전류원 부하단(710), 전류원 소스단(751), 전압 클램핑단(720), 그리고 보조차동 입력단(730)으로 구성되어 있다. 도 3a와 도 4의 다중궤환 루프 링발진기에서는 보조차동 입력단(730)을 통하여 2단의 보조 링 루프가 구성되며, 도 5의 다중궤환 루프 링발진기에서는 3단의 보조 링 루프가 구성된다. 710, 740 및 751로 구성된 차동 증폭기는 기존의 흔히 쓰이는 회로로서, 제어전압 PBIAS와 NBIAS에 의하여 지연셀의 바이어스 전류값이 조정되어 링발진기의 발진 주파수를 조정할 수 있게 된다. 바이어스 전압 PBIAS와 NBIAS는 전류원 부하단(710)의 각 PMOS 트랜지스터에 흐르는 전류가 IB가 되고, 전류원 소스단(751)의 NMOS 트랜지스터에 흐르는 전류는 2IB가 되도록 바이어스 회로에 의해 정해진다. 출력 스윙을 제한하는 전압 클램핑단(720)은 트랜지스터(721, 722)로 구성되며, 게이트(Gate)와 드레인(Drain)을 연결하여 다이오드(Diode)처럼 사용하고 있다. 출력 스윙을 제한하기 위해 다이오드 연결된 트랜지스터를 사용하는 기존의 방법에서 다이오드 트랜지스터는 전원이나 접지에 어느 한 쪽에 직접 연결된다. 이 경우 출력은 전원 혹은 접지를 기준으로 스윙하게 되어 고주파에서 인터페이스 하기가 어려워지며, 또한 낮은 임피던스를 갖는 다이오드가 전원라인에 연결되어 있으므로 전원라인의 변화에 대해 발진 주파수가 변화량을 표시하는 전원 민감도가 나쁘게 된다. 그러나, 본 발병의 전압 클램핑단(720)은 다이오드 트랜지스터(721, 722)가 출력 스윙을 제한하면서도 어느 한 쪽의 전원라인과도 직접 연결되지 않으므로 출력은 전원의 사이 값에서 스윙하게 되어 고주파에서 다른 회로들과의 인터페이스가 쉬워지는 장점이 있다.
전원라인의 전류변화는 전원라인과 패키지(Package) 리드(Lead)에 존재하는 기생(Parasitic) 저항 및 인덕턴스(Inductance) 성분에 전압강하를 유도하여 전원전압의 변화로 나타난다. 이 전원전압의 변화는 링발진기의 잡음으로 볼 수 있으므로 발진기의 지터나 위상잡음 특성을 나쁘게 한다. 그러나, 본 발명의 지연셀에서 전압 클램핑(720) 회로를 도 7과 같이 구성함으로써 회로의 동작 중에도 전원전류(2IB)의 변화가 거의 없으므로 결국 전원전압이 안정화되어 회로의 전원잡음 특성이 좋아 진다. 동시에 출력 임피던스가 다이오드 트랜지스터에 의하여 낮아지므로 지연단의 극 주파수(Pole Frequency)가 높아지므로 고속동작이 가능하다. 또한, 출력노드들이 부하 전류원단(7110)과 전류원 소스단(751)의 큰 입피던스 전류원을 통하여 전원과 접지라인에 연결되어 있으므로 전원 민감도가 낮아진다.
도 8은 본 발명의 다중궤환 루프 링발진기를 위한 지연셀 회로도이다. 도 8을 참조하여, 도 6의 다중궤환 루프 링발진기에 사용되는 지연셀 회로를 설명한다. 이 지연셀은 2단과 3단의 보조 링 루프를 구성하기 위하여 도 7의 지연셀(810)에 또 하나의 보조차동 지연셀(820)을 부가하여 구성되어 있다. 바이어스는 도 7과 같은 방법으로 구성되며 도 7의 지연셀과 같은 동작특성을 가지고 있으므로 다른 회로와의 인터페이스가 용이하며, 출력 노드가 각 전원라인으로부터 격리되어 있으므로 전원 민감도가 낮으며, 회로의 발진 중에도 전원전류가 일정하게 유지되어 전원잡음 특성이 좋아진다.
새로운 다중궤환 루프 링발진기 구조들은 동작속도가 낮은 CMOS 공정으로도 고속의 PLL을 구현할 수 있다. CMOS 공정은 다른 공정들에 비하여 저렴하며 집적도가 매우 높으므로, 이 발명의 다중궤환 루프 링발진기는 고속 PLL을 다른 시스템과 집적화가 가능하므로 고성능의 시스템을 저렴하게 구현할 수 있다.
링발진기의 발진 주파수는 전력소모가 클수록 높아진다. 그러므로 만약 다중궤환 루프 링발진기를 저속의 PLL에 사용하게 되면 종래의 링발진기보다 적은 전력소모에서도 같은 발진 주파수를 낼 수 있으므로 에너지를 절감할 수 있게 된다.
본 발명의 지연셀은 고속으로 동작하면서도 전원 민감도가 낮으며 전원 잡음 특성이 좋으므로 위상 고정루프에 링발진기의 지연셀로 사용되었을 경우 전체 PLL의 특성을 개선된다.

Claims (15)

  1. 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 1 출력 및 제 2 출력을 각각 가지고 있는 소정개수의 지연셀들을 구비하고;
    각각의 상기 지연셀들의 유효 지연시간을 줄여 발진 주파수를 높이기 위하여, 각각의 상기 지연셀들이 자신의 제 1 출력을 다음 단의 지연셀의 제 2 주입력과 전단의 지연셀의 제 1 보조입력에 각각 공급하고, 자신의 제 2 출력을 다음 단의 지연셀의 제 1 주입력과 전단의 지연셀의 제 2 보조입력에 각각 공급하며, 또한, 자신의 제 1 주입력과 제 2 주입력에서 전단의 제 2 출력과 제 1 출력을 각각 공급받고, 자신의 제 1 보조입력과 제 2 보조입력에서 다음 단의 제 1 출력과 제 2 출력을 각각 공급받으며, 마지막 단의 다음 단이 처음 단이 되는 순환구조를 가지는 것을 특징으로 하는 다중궤환 루프 링발진기.
  2. 제 1 항에 있어서,
    3개의 지연셀들로 상기 순환구조를 이루는 것을 특징으로 하는 다중궤환 루프 링발진기.
  3. 제 1 항에 있어서,
    4개의 지연셀들로 상기 순환구조를 이루는 것을 특징으로 하는 다중궤환 루프 링발진기.
  4. 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 1 출력 및 제 2 출력을 각각 가지고 있는 소정개수의 지연셀들을 구비하고;
    각각의 상기 지연셀들의 유효 지연시간을 줄여 발진 주파수를 높이기 위하여, 각각의 상기 지연셀들이 자신의 제 1 출력을 다음 단의 지연셀의 제 2 주입력과 다음 다음 단의 지연셀의 제 1 보조입력에 각각 공급하고, 자신의 제 2 출력을 다음 단의 지연셀의 제 1 주입력과 다음 다음 단의 지연셀의 제 2 보조입력에 각각 공급하며, 또한, 자신의 제 1 주입력과 제 2 주입력에서 전단의 제 2 출력과 제 1 출력을 각각 공급받고, 자신의 제 1 보조입력과 제 2 보조입력에서 다음 다음 단의 제 1 출력과 제 2 출력을 각각 공급받으며, 마지막 단의 다음 단이 처음 단이 되는 순환구조를 가지는 것을 특징으로 하는 다중궤환 루프 링발진기.
  5. 제 4 항에 있어서,
    4개의 지연셀들로 상기 순환구조를 이루는 것을 특징으로 하는 다중궤환 루프 링발진기.
  6. 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 3 보조입력, 제 4 보조입력, 제 1 출력 및 제 2 출력을 각각 가지고 있는 소정개수의 지연셀들을 구비하고;
    각각의 상기 지연셀들의 유효 지연시간을 줄여 발진 주파수를 높이기 위하여, 각각의 상기 지연셀들이 자신의 제 1 출력을 다음 단의 지연셀의 제 2 주입력과 전단의 지연셀의 제 1 보조입력과 다음 다음 단의 지연셀의 제 3 보조입력에 각각 공급하고, 자신의 제 2 출력을 다음 단의 지연셀의 제 1 주입력과 전단의 지연셀의 제 2 보조입력과 다음 다음 단의 지연셀의 제 4 보조입력에 각각 공급하며, 또한, 자신의 제 1 주입력과 제 2 주입력에서 전단의 제 2 출력과 제 1 출력을 각각 공급받고, 자신의 제 1 보조입력과 제 2 보조입력에서 다음 단의 제 1 출력과 제 2 출력을 각각 공급받고, 자신의 제 3 보조입력과 제 4 보조입력에서 다음 다음 단의 제 1 출력과 제 2 출력을 각각 공급받으며, 마지막 단의 다음 단이 처음 단이 되는 순환구조를 가지는 것을 특징으로 하는 다중궤환 루프 링발진기.
  7. 제 6 항에 있어서,
    4개의 지연셀들로 상기 순환구조를 이루는 것을 특징으로 하는 다중궤환 루프 링발진기.
  8. 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 1 출력 및 제 2 출력을 가지고 있는 다중궤환 루프 링발진기용 지연셀에 있어서,
    상기 제 1 보조입력과 제 2 보조입력을 위하여 2개의 보조입력 트랜지스터를 포함하는 차동 증폭기로 구성되며;
    상기 보조입력 트랜지스터 하나와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고;
    상기 보조입력 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터인 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  9. 제 8 항에 있어서,
    출력 스윙을 제한하기 위하여 차동 입력단에 전압 클램핑 수단을 포함하는 차동 증폭기로 구성되는 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  10. 제 9 항에 있어서,
    상기 전압 클램핑 수단이 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터에 접속되어 있는 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  11. 제 10 항에 있어서,
    상기 전압 클램핑 수단이 2개의 트랜지스터로 구성되고;
    상기 전압 클램핑 수단의 상기 2개의 트랜지스터 각각이 자신의 게이트 또는 베이스가 자신의 드레인 또는 컬렉터에 접속되어 있는 다이오드형 트랜지스터이고;
    상기 전압 클램핑 수단의 트랜지스터 하나와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나와 보조입력 트랜지스터 하나가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고;
    상기 전압 클램핑 수단의 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터인 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  12. 제 1 주입력, 제 2 주입력, 제 1 보조입력, 제 2 보조입력, 제 3 보조입력, 제 4 보조입력, 제 1 출력 및 제 2 출력을 가지고 있는 다중궤환 루프 링발진기용 지연셀에 있어서,
    상기 제 1 보조입력과 제 2 보조입력과 제 3 보조입력과 제 4 보조입력을 위하여 4개의 보조입력 트랜지스터를 포함하는 차동 증폭기로 구성되며;
    상기 보조입력 트랜지스터 두 개와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고;
    상기 보조입력 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터인 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  13. 제 12 항에 있어서,
    출력 스윙을 제한하기 위하여 차동 입력단에 전압 클램핑 수단을 포함하는 차동 증폭기로 구성되는 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  14. 제 13 항에 있어서,
    상기 전압 클램핑 수단이 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터에 접속되어 있는 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
  15. 제 14 항에 있어서,
    상기 전압 클램핑 수단이 2개의 트랜지스터로 구성되고;
    상기 전압 클램핑 수단의 상기 2개의 트랜지스터 각각이 자신의 게이트 또는 베이스가 자신의 드레인 또는 컬렉터에 접속되어 있는 다이오드형 트랜지스터이고;
    상기 전압 클램핑 수단의 트랜지스터 하나와 상기 차동 증폭기의 차동 입력단의 입력 트랜지스터 하나와 상기 보조입력 트랜지스터 두 개가 하나의 쌍을 이루어, 각 쌍에서 드레인(컬렉터)은 드레인(컬렉터)끼리 소스(에미터)는 소스(에미터)끼리 각각 접속되어 있고;
    상기 전압 클램핑 수단의 트랜지스터 각각이 상기 차동 증폭기의 차동 입력단의 해당 입력 트랜지스터와 같은 형태의 트랜지스터인 것을 특징으로 하는 다중궤환 루프 링발진기용 지연셀.
KR1019970047572A 1997-09-18 1997-09-18 다중궤환 루프 링발진기 및 그 지연셀 KR19990025790A (ko)

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