KR100706776B1

KR100706776B1 - 고주파에서 사용이 가능한 레지스트지연고정루프 회로

Info

Publication number: KR100706776B1
Application number: KR1020000087582A
Authority: KR
Inventors: 권기섭
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2007-04-11
Also published as: KR20020057279A

Abstract

클럭신호가 입력되는 경우에 이를 2분주하여 출력하는 클럭 2분주 수단과, 상기한 클럭 2분주 수단으로부터 출력되는 클럭 2분주 신호를 유니트 딜레이를 이용하여 지연시키면서 양방향 시프트 레지스터 역할을 하는 딜레이 모니터를 포함하여 이루어지며, 딜레이 모니터에 입력되는 클럭을 2분주하여 나누어 입력시킴으로써 고주파에서 상승 모서리와 하강 모서리가 붙는 현상을 제거할 수 있는, 고주파에서 사용이 가능한 RDLL 회로를 제공한다.

클럭, 2분주, 딜레이모니터, RDLL

Description

고주파에서 사용이 가능한 레지스트지연고정루프 회로{RDLL circuit for using at high frequency}

도 1은 종래의 RDLL의 회로 구성도이다.

도 2는 종래의 RDLL의 유니트 딜레이의 회로 구성도이다.

도 3은 종래의 RDLL의 유니트 딜레이의 동작 타이밍도이다.

도 4는 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 블럭 구성도이다.

도 5는 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 클럭 2분주 회로의 회로 구성도이다.

도 6은 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 딜레이 모니터의 회로 구성도이다.

도 7은 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 클럭머지회로의 회로 구성도이다.

도 8은 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 동작 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 클럭 2분주 회로 20 : 딜레이 모니터

이 발명은 고주파에서 사용이 가능한 RDLL(registered delay locked loop) 회로에 관한 것으로서, 더욱 상세하게 말하자면 딜레이 모니터에 입력되는 클럭을 2분주하여 나누어 입력시킴으로써 고주파에서 상승 모서리와 하강 모서리가 붙는 현상을 제거할 수 있는, 고주파에서 사용이 가능한 RDLL 회로에 관한 것이다.

종래에는 메모리에서 사용되는 RDLL을 저주파에서 사용해 왔기 때문에 도 1에 도시되어 있는 바와 같이 유니트 딜레이(unit delay)가 사용된다. 상기한 RDLL에 사용중인 유니트 딜레이(unit delay)는 도 2에 도시되어 있는 바와 같이 입력신호(IN)에 입력단이 연결되어 있는 NAND 게이트(11)와, 상기한 NAND 게이트(11)의 출력단에 입력단이 연결되어 있는 인버터(12)로 구성되며, 입력신호(IN)를 일정시간 지연시켜 출력하게 된다.

하지만, 상기한 유니트 딜레이의 지연값을 무한히 적게 만들수는 없고, 그 값에 한계가 있다. 이는 클럭의 상승 지연을 빠르게 하면 하강 지연을 느리게 하고, 반대로 하면 상승 시간이 느려서 펄스의 위치에 위상변화가 발생되는 현상인 지터(jitter)를 크게 하는 원인이 되기 때문이다.

다음은 RDLL에서 약 300Hz의 고주파를 사용하는 경우에 발생되는 문제점을 살펴보기로 본다.

유니트 딜레이의 개수는 메모리의 동작 범위에 따라 정해지는데, 만약에 클럭이 20ns이면 소자 지연이 0.15ns일 경우 대략 130개 이상이 필요하게 된다.

그런데 클럭이 3ns~20ns의 마진(margin)을 가지고 있다면 이 영역의 대역에 맞게 RDLL은 동작해야 한다. 이 경우에, 저주파에서는 문제가 없는데 고주파인 3ns에서는 동작이 안될 수 있다.

도 1에서 제시되어 있는 종래의 RDLL의 회로구성은 고주파인 경우에 도 3과 같은 문제로 인해 사용이 불가능하게 된다.

도 3에서 보듯이 입력으로 들어간 클럭이 유니트 딜레이를 1개씩 거치면서 상승 모서리(rising edge)는 경사도가 많이 눕게 되고, 하강 모서리(falling edge)는 경사가 조금 눕게 되어 결국 N번째가 되면 상승 모서리와 하강 모서리가 붙게 되는 현상이 발생된다.

예를 들어 6ns의 클럭이 입력되고 상기한 클럭의 펄스가 1.3ns라고 하면 4.7ns 정도의 여유가 있게 되는데, 하강 지연(130ps)과 상승 지연(180ps)의 차이가 80ps이면, 59개의 유니트 딜레이를 거치게 되면 상승 모서리와 하강 모서리가 붙게 된다. 이 경우가 되면 RDLL에서 출력되는 클럭신호(DLL_CLK)는 소멸되어 하이 레벨이 된다.

또한, 3.3ns의 클럭이 입력되고 클럭의 펄스가 1.3ns라고 하면 2ns 정도의 여유가 있게 되는데, 하강 지연(130ps)과 상승 지연(180ps)의 차이가 80ps이면, 25개의 유니트 딜레이를 거치게 되면 상승 모서리와 하강 모서리가 붙게 된다. 이 경 우가 되면 RDLL에서 출력되는 클럭신호(DLL_CLK)는 소멸되어 하이 레벨이 된다.

물론, 클럭이 6ns이거나 3.3ns일 때 각각 59개 및 25개의 유니트 딜레이를 모두 거치기 이전에 록(lock)이 되어 더 이상 유니트 딜레이를 거치지 않게 되면 문제가 안되지만, 3.3ns의 클럭의 경우는 상대적으로 더 많은 유니트 딜레이를 거쳐야 록(lock)이 된다.

이 발명의 목적은 이와 같은 실정을 감안하여 상기한 종래의 문제점을 해결하기 위한 것으로서, 딜레이 모니터에 입력되는 클럭을 2분주하여 나누어 입력시킴으로써 고주파에서 상승 모서리와 하강 모서리가 붙는 현상을 제거할 수 있는, 고주파에서 사용이 가능한 RDLL 회로를 제공하는 데 있다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 클럭신호가 입력되는 경우에 이를 2분주하여 출력하는 클럭 2분주 수단과, 상기한 클럭 2분주 수단으로부터 출력되는 클럭 2분주 신호를 유니트 딜레이를 이용하여 지연시키면서 양방향 시프트 레지스터 역할을 하는 딜레이 모니터를 포함하여 이루어진다.

이 발명의 구성은, RDLL의 출력 드라이버(driver) 역할을 하면서, 클럭 2분주 수단에 의해 2분주되어 출력된 클럭 2분주 신호를 머지하는 역할을 하는 클럭 머지수단을 더 포함하여 이루어질 수 있다.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다.

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니다.

도 4에 도시되어 있는 바와 같이, 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 구성은, 클럭신호(Rclk, Fclk)가 입력되는 경우에 이를 2분주하여 출력하는 클럭 2분주 회로(10)와, 상기한 클럭 2분주 회로(10)로부터 출력되는 클럭 2분주 신호(Rclk_A, Rclk_B, Fclk_A, Fclk_B)를 유니트 딜레이(1)를 이용하여 지연시키면서 양방향 시프트 레지스터 역할을 하는 딜레이 모니터(20)와, 딜레이 모니터(20)의 출력(Rclk_A출력, Rclk_B출력, Fclk_A출력, Fclk_B출력)을 입력받아 머지(merge)하는 클럭머지부(30) 를 포함하여 이루어진다.

상기한 구성에 의한, 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 작용은 다음과 같다.

이 발명의 실시예는 기존의 RDLL 회로에 도 5의 클럭 2분주 회로(10) - 도 5는 Rclk를 분주하는 회로만 도시되어 있으나, Fclk를 분주하는 회로도 함께 구비되어 진다. - 가 추가되고, 클럭머지부(30)에서 2개의 로우(row)가 추가된 것이 특징점이다. 상기한 2개의 로우는 유니트 딜레이의 개수가 2배로 늘어남을 의미한다.

도 8은 이 발명의 실시예에 따른 고주파에서 사용이 가능한 RDLL 회로의 클럭 패스의 타이밍도를 그린 것이다. 이때, 도 8은 Rclk만 도시하였으나, Fclk도 Rclk와 동일한 원리를 통해 획득된다.
도 8에 도시되어 있는 바와 같이, 클럭 2분주 회로(10)에 의해서 2 분주된 클럭 입력은 제어신호에 따라 딜레이 모니터(20)의 유니트 딜레이를 거쳐서 Rclk_A 출력과 Rclk_B 출력이 출력된다.

상기한 두 출력(Rclk_A, Rclk_B)은 도 7에 도시되어 있는 클럭 머지회로(30)로 들어가 펄스가 잘리고 머지(merge)가 되어 다시 정상적인 클럭주파수를 갖는 클럭신호(Rclk_dll)로 돌아온다. 만약에, 상기한 Rclk_A 출력과 Rclk_B 출력이 2 분주가 안되었다면 2개의 Rclk_A 출력과 Rclk_B 출력은 서로 붙어서 올바른 클럭으로 머지되지 않게 된다.

도 7의 클럭 머지회로(30)는 RDLL의 출력 드라이버(driver)역할을 하면서, 2분주되어 출력된 Rclk_A, Rclk_B를 머지하는 역할을 하는 회로이다. 또 각 클럭의 펄스(pulse)도 일정하게 잘라 주는 역할을 한다. 그리고, 도 7에서 클럭 머지회로(30)는 Rclk_A, Rclk_B를 머지하는 회로로써, Fclk_A, Fclk_B를 머지하는 회로도 동일한 형태로 구비된다.

이러한 방식으로 클럭을 2 분주하게 되면 클럭신호가 고주파 영역에서 소멸되지 않도록 출력할 수 있다. 따라서, 기존의 RDLL은 300MHz같은 고주파에서는 사용이 불가능했는데 이 발명의 실시예에서는 고주파에서 RDLL의 사용을 가능하게 한다. 그리고, 딜레이 모니터(20)에 있어서 양방향 시프트 레지스터를 기존의 제어 신호를 그대로 쓰면서 제어하기 때문에 추가적인 로직(Logic)은 들어가지 않는다.

이상의 설명에서와 같이 이 발명의 실시예에서, 딜레이 모니터에 입력되는 클럭을 2분주하여 나누어 입력시킴으로써 고주파에서 상승 모서리와 하강 모서리가 붙는 현상을 제거할 수 있는 효과를 가진 고주파에서 사용이 가능한 RDLL 회로를 제공할 수가 있다. 이 발명의 이와 같은 효과는 메모리의 RDLL 회로 분야에서 이 발명의 기술적 사상의 범위를 벗어나지 않는 범위내에서 다양하게 응용되어 이용될 수가 있다.

Claims

클럭신호가 입력되는 경우에 이를 2분주하여 출력하는 클럭 2분주 수단;

상기한 클럭 2분주 수단으로부터 출력되는 클럭 2분주 신호를 유니트 딜레이를 이용하여 지연시키면서 양방향 시프트 레지스터 역할을 하는 딜레이 모니터; 및

상기한 딜레이모니터의 출력을 입력받아 머지(merge)하는 클럭 머지 수단

를 포함하여 이루어지는 것을 특징으로 하는 고주파에서 사용이 가능한 RDLL 회로.
제 1 항에 있어서,

상기 클럭 머지 수단에 2개의 로우(row)가 추가된 것을 특징으로 하는 고주파에서 사용이 가능한 RDLL 회로.