KR100229119B1 - 동기형 메모리장치의 타이밍 제어회로 - Google Patents

Abstract

본 발명은 동기형 메모리에 있어서, 외부로부터의 클럭 펄스에 동기해서 메모리의 각 블럭을 제어하는 타이밍 제어 회로에 관한 것이며, 첫째로 듀티가 다른 외부 클럭 펄스가 입력되어도, 메모리 제어용 클럭 펄스의 듀티를 일정하게 해서, 메모리 각 블럭의 동작 타이밍을 안정화하고, 둘째로, 출력 데이타의 변화시에 클럭 천이 검출 회로를 비활성으로 하여, 동기형 메모리의 각부가 오작동하지 않도록 동기형 메모리 장치의 타이밍 제어 회로에 관한 것이다.

Description

동기형 메모리 장치의 타이밍 제어 회로

제1도는 클럭 천이 검출 회로를 구비한 종래의 동기형 메모리의 블럭도이다.

제2도는 클럭 천이 검출 회로의 종래예를 도시한 회로도이다.

제3도는 종래예인 제2도에 도시한 클럭 천이 검출 회로의 동작을 설명하기 위한 타임 차트를 도시한 도면이다.

제4도는 제1도에 도시한 종래예를 설명하기 위한 클럭 펄스, 신호와 출력 데이타의 관계를 나타내는 타임 차트를 도시한 도면이다.

제5도는 본 발명의 제1 실시예인 클럭 천이 검출 회로를 도시한 도면이다.

제6도는 제5도에 도시한 본 발명의 제2 실시예인 클럭 천이 검출 회로의 동작을 나타내는 타임 차트를 도시한 도면이다.

제7도는 본 발명의 제2 실시예인 클럭 천이 검출 회로를 도시한 도면이다.

제8도는 제7도에 도시한 본 발명의 제2 실시예인 클럭 천이 검출 회로의 동작을 나타내는 타임 차트를 도시한 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1, 3 : 지연 회로 2 : NAND 게이트

4 : EX-NOR 게이트 5 : 1/2 분주 회로

6 : NOR 회로 7 : 클럭 천이 검출 회로

본 발명의 동기형 메모리에 있어서, 특히 외부로부터의 클럭 펄스에 동기해서 메모리의 각 블럭을 제어하는 타이밍 제어 회로에 관한 것이다.

동기형 메모리에 대한 종래예를 제1도 및 제2도를 사용해서 나타낸다.

일반적으로 외부 입력 클럭 펄스를 필요로 하는 회로, 예를 들면 동기형 메모리에 있어서는 고속화를 위해 표준 SRAM, 특히 고속 타입의 표준 SRAM에 있어서 통상 사용되고 있는 ATD(Address Transition Detector; 어드레스 천이 검출 회로)대신 클럭 천이 검출 회로 CKTD(Clock Transition Detector)가 사용되는 경우가 많다. 클럭 천이 검출 회로는 외부에서 입력되는 클럭 펄스의 상승 엣지(또는 하강 엣지)를 검출하는 것이고, 이 출력을 동기형 메모리 등의 회로의 각 부분에 이퀄라이즈 펄스 등으로서 송출함으로써 회로 각 부분의 동작 타이밍을 보다 빠르게 해서 동작의 고속화를 도모할 수 있다.

제1도는 클럭 천이 검출 회로를 구비한 동기형 메모리의 한 예를 도시한 회로 블럭도이고, 제2도는 클럭 천이 검출 회로의 종래예를 도시한 회로도이다.

제1도에 도시한 동기형 메모리에 있어서는, 클럭 천이 검출 회로에서 출력된 검출 펄스가 어드레스 레지스터, 센스 앰프, 출력 레지스터에 이퀄라이즈 펄스로서 송출되어 있다.

제2도에 있어서, 참조 번호(1)는 지연 회로이고, 피검출 클럭펄스를 적정량 지연시킨다. 참조 번호(2)는 지연 회로(1)에 의해 지연된 클럭 펄스와 지연 회로(1)에 의해 지연되지 않은 클럭 펄스를 받는 2 입력 NAND 게이트이다.

이와 같은 클럭 천이 검출 회로에 따르면, 동일한 클럭 펄스이면서 지연량이 다른 것을 이용해서 상승 타이밍 또는 하강 타이밍의 엇갈림으로부터 NAND 게이트(2)에 의해 상승 엣지 또는 하강 엣지를 검출할 수 있다.

그런데, 제2도에 도시한 것과 같은 종래의 클럭 천이 검출 회로에는 클럭 펄스의 듀티 레이쇼오의 변동에 따라 검출 펄스의 펄스 폭이 변동한다는 문제가 있었다. 제3도는 이와 같은 문제점을 도시한 타임 차트이다.

즉, 피검출 클럭 펄스의 주기가 같아도, 피검출 클럭 펄스의 듀티 레이쇼오가 변화해서, 피검출 클럭 펄스 폭이 제3도에 도시한 것처럼 어떤 때는 a이나, 어떤 때는 b와 같이 넓게 되었다가 좁게 되었다가 하는 일이 있다. 그러면, 그것에 수반해서 검출 펄스도 펄스 폭이 c로 되었다가 d로 되었다가 한다.

그래서, 검출 펄스의 펄스 폭이 변화하면, 펄스 폭이 지나치게 좁아서, 예를들면 이퀄라이즈 펄스 등으로서 주어진 역할을 다하지 못하게 되는 경우가 있을 수 있다. 이것은 오동작을 일으킬 염려가 있어서 좋지 않다.

또, 이와 같은 동기형 메모리에 있어서는, 데이터의 입출력은 반드시 일단 레지스터에 래치한 후에 행해지고, 레지스터의 래치 동작도 데이터의 출력 동작도 제4도에 도시한 바와 같이 입력된 클럭 펄스의 엣지, 예를 들면 상승 엣지에 동기해서(엄밀하게는 동기형 메모리 내부에서의 지연이 있다)행해진다. 클럭 천이 검출 회로는 클럭 펄스의, 예를 들면 상승 엣지를 검출하기 위한 것이다. 따라서, 데이터의 입출력 동작은 출력 노이즈에 의한 영향을 받기 어렵다고 일응 말할 수 있었다.

그런데, 제4도에 도시한 바와 같이 클럭 천이 검출 회로로 입력되는 클럭 펄스의 외관상 레벨이 출력 노이즈에 따라 변동하고, 그 결과 클럭 천이 검출 회로가 오동작하고, 나아가 클럭 천이 검출 회로에 의해 제어되는 동기형 메모리 내의 각부에 있어서 오동작의 염려가 있었다.

이것은 출력 데이터의 변화시에 출력 천이 검출 회로에 러쉬 커런트가 생기고, 그것에 의해 전원 라인의 레벨이 저하하거나, 어스 라인의 레벨이 상승해서, 그 결과 클럭 천이 검출 회로에 있어서 외관상의 논리 임계값이 변화해서, 클럭 펄스가 변화하지 않음에도 불구하고 그의 논리 임계값을 넘어 버리기 때문이다. 이것은 관점을 바꾸면, 클럭 펄스의 레벨이 외관상 변화했다고 말할 수 있다.

본 발명의 제1의 목적은 듀티가 다른 외부 클럭 펄스가 입력되어도 동기형 메모리에 있어서의 메모리 제어용 클럭 펄스의 듀티를 일정하게 해서 메모리 각 블럭의 동작 타이밍을 안정화하는 것이다.

본 발명의 제2의 목적은 메모리 제어용 클럭 펄스를 발생하는 클럭 천이 검출 회로를 제시하는 것이다.

본 발명의 제3의 목적은 동기용 메모리에 있어서 출력 데이터의 변화시에 클럭 천이 검출 회로를 비활성으로 하여, 동기형 메모리의 각 부가 오동작하지 않도록 하는 것이다.

본 발명의 한 실시예인 클럭 천이 검출 회로를 제5도 및 제6도에 도시한 실시예에 따라 상세히 설명한다.

제5도는 본 발명의 클럭 천이 검출 회로의 한 실시예를 도시한 회로도이다.

본 클럭 천이 검출 회로는 지연 회로(3) 및 배타적 논리합 반전 회로 EX-NOR 게이트(4)의 전단에 예를 들면 T형 플립플롭으로 이루어지는 1/2 분주 회로(5)를 설치한 것이다.

제6도는 제5도의 클럭 천이 검출 회로의 동작을 도시한 타임 차트이다.

본 클럭 천이 검출 회로는 피검출 클럭 펄스를 1/2 분주 회로(5)에 의해 분주함으로써 주기가 피검출 클럭 펄스 주기의 2배이고 듀티 레이쇼오가 항상 50%인 분주 펄스를 만들고, 그것의 예를 들면 상승 엣지를 지연 회로(3)과 EX-NOR 게이트(4)에 의해 검출하므로, 검출 펄스는 피검출 클럭 펄스의 듀티 레이쇼오가 어떻게 변해도(예를 들면 펄스 폭이 a, b, b'와 같이 변해도) 펄스 폭이 전혀 변하지 않는다(항상 c를 유지한다).

또 상기 실시예는 피검출 클럭 펄스의 상승 엣지를 검출하지만, 본 발명은 하강 엣지를 검출하는 형태로 실시해도 좋은 것은 물론이다.

이상 서술한 것처럼, 본 발명의 클럭 천이 검출 회로는 피검출 클럭 펄스를 1/2 분주하는 분주 회로를 설치하고, 이 분주 회로의 출력 펄스의 지연량을 달리한 2개의 펄스를 하나의 논리 게이트에 입력해서 이 논리 게이트에서 검출 펄스를 얻도록 한 것을 특징으로 한다.

따라서, 본 발명의 클럭 천이 검출 회로에 따르면, 피검출 클럭 펄스를 일단 분주 회로를 통해 1/2 분주한 후 지연량이 다른 2개의 펄스를 만들어서 논리 게이트로 통과시키므로, 분주 회로의 출력 펄스는 피검출 클럭 펄스의 2배의 주기를 가진 듀티 레이쇼오가 50%의 펄스로 된다. 따라서, 검출 펄스의 펄스 폭이 피검출 클럭 펄스의 듀티 레이쇼오에 전혀 영향을 받지 않고 일정하게 된다.

다음에, 본 발명의 제2 실시예인 동기형 메모리에 이용되는 클럭 천이 검출 회로의 구체적인 예에 대해 설명한다.

제7도에 있어서, 참조번호 6은 NOR 회로이며, 한 쪽의 입력단자가 외부로부터의 클럭 펄스를 받아서 출력을 클럭 천이 검출 회로(7)로 송출한다. 이 클럭 천이 검출 회로(7)은 클럭 펄스의 엣지, 예를 들면 상승 엣지를 검출한 클럭 천이 검출 펄스를 동기형 메모리 내의 각 부(제1도 참조)로 송출함과 동시에, 클럭 천이 디스에이블 펄스를 상기 NOR 회로(6)의 다른 쪽의 입력단자로 송출한다.

상기 클럭 천이 디스에이블 펄스는 제8도에 도시한 바와 같이 출력 데이타의 변화에 의해 러쉬 커런트가 생기는 기간을 확실히 커버할 수 있는 기간 "1"을 유지하는 펄스이다. 이 클럭 천이 디스에이블 펄스는 클럭 천이 검출 회로(7)에 있어서, 검출한 클럭 펄스의 상승 엣지에서 소정의 시간을 지연 회로에 의해 지연시켜서 타이밍을 조정한 후 미리 설정한 펄스 폭의 펄스를 발생하는 방법으로 발생시킨다. 이 클럭 천이 디스에이블 펄스의 펄스 폭은 러쉬 커런트가 발생하는 기간을 커버할수 있음과 동시에 하강 타이밍이 외부로부터의 클럭 펄스의 하강에 따른 동기형 메모리 내부의 각 동작의 타이밍에 악영향을 미치지 않도록 설정되어 있다. 적어도 클럭 천이 디스에이블 펄스의 하강 타이밍은 클럭 펄스의 하강 타이밍 보다도 빨라지도록 된다.

이와 같은 동기형 메모리에 따르면 러쉬 커런트가 발생하는 동안에는 클럭 천이 디스에이블 펄스가 발생해서 그것이 NOR 회로(6)에 입력되므로, 그 동안 클럭 천이 검출 회로(7)에는 클럭 펄스가 입력되지 않고, 클럭 천이 검출 회로(7)은 비활성으로 된다. 따라서, 러쉬 커런트에 의해 노이즈가 발생해서 전원 라인의 레벨이 저하하거나, 어스 라인의 레벨이 상승하거나 해서 외부에서의 클럭 펄스의 외관상의 레벨이 변동해서 그 외관 상의 레벨이 외부 클럭 입력부인 NOR 회로(6)의 논리 임계값을 넘어도 그것에 의해 클럭 천이 검출 회로(7)의 출력은 영향을 받지 않는다.

따라서, 클럭 천이 검출 회로(7)의 출력에 의해 제어되는 동기형 메모리 내각 부가 출력 노이즈에 의해 오동작할 염려는 없다.

이상 서술한 것처럼, 본 발명의 동기형 메모리는 외부로부터의 클럭 펄스의 엣지를 검출하는 클럭 천이 검출 회로에 의해 데이타의 출력 타이밍을 제어하는 동기형 메모리에 있어서, 출력 데이타의 변화시에 있어서 상기 클럭 천이 검출 회로를 비활성으로 하도록 한 것을 특징으로 한다.

따라서, 본 발명의 동기형 메모리에 따르면, 출력 노이즈가 발생하는 출력 데이타의 변화시에는 상기 클럭 천이 검출 회로가 비활성으로 되므로, 출력 노이즈에 의해 클럭 천이의 외관상의 논리 임계값이 급변해도 클럭 펄스가 논리 임계값을 넘어 클럭 천이 검출 회로의 출력에 변화가 생길 염려가 없어진다. 따라서 출력 노이즈에 의해 클럭 천이가 악영향을 받아서 동기형 메모리 각 부에 오동작을 일으킬 염려가 없다.

Claims (2)

1. 동기형 메모리 장치의 타이밍 제어 회로에 있어서,

   외부로부터 입력된 클럭 펄스를 1/2 분주하여 1/2 분주된 클럭 펄스를 출력하기 위한 1/2 분주 회로,

   상기 1/2 분주된 클럭 펄스를 지연시키 위한 지연 회로, 및

   상기 1/2 분주된 클럭 펄스와 상기 지연 회로의 출력 펄스에 응답하여 검출 펄스를 상기 동기형 메모리 장치의 동기 신호로서 출력하기 위한 논리 회로

   를 포함하는 것을 특징으로 하는 동기형 메모리 장치의 타이밍 제어 회로.
2. 동기형 메모리 장치의 타이밍 제어 회로에 있어서,

   한 쪽의 입력 단자에 외부로부터의 클럭 펄스가 입력되는 논리 회로, 및

   상기 논리 회로를 통해 출력된 상기 클럭 펄스의 천이를 검출하여 클럭 천이 검출 펄스를 출력함과 동시에, 클럭 천이 비활성 펄스를 상기 논리 회로의 다른 쪽 입력 단자로 출력하는 클럭 천이 검출 회로

   를 구비하되,

   상기 클럭 천이 비활성 펄스는 상기 동기형 메모리 장치의 데이타 출력의 변화에 의해 러쉬 커런트가 발생하는 기간을 커버하는 펄스폭을 갖고 있으며, 상기 논리 회로의 상기 다른 쪽 입력 단자에 입력되어 상기 클럭 천이 검출 회로를 비활성화시키는 것을 특징으로 하는 동기형 메모리 장치의 타이밍 제어 회로.