KR100259358B1 - 균등화 펄스폭 제어회로 - Google Patents

균등화 펄스폭 제어회로 Download PDF

Info

Publication number
KR100259358B1
KR100259358B1 KR1019980003711A KR19980003711A KR100259358B1 KR 100259358 B1 KR100259358 B1 KR 100259358B1 KR 1019980003711 A KR1019980003711 A KR 1019980003711A KR 19980003711 A KR19980003711 A KR 19980003711A KR 100259358 B1 KR100259358 B1 KR 100259358B1
Authority
KR
South Korea
Prior art keywords
signal
pulse width
equalization
control circuit
redundancy
Prior art date
Application number
KR1019980003711A
Other languages
English (en)
Other versions
KR19990069444A (ko
Inventor
박산하
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980003711A priority Critical patent/KR100259358B1/ko
Priority to TW087107073A priority patent/TW406477B/zh
Priority to DE19823701A priority patent/DE19823701C2/de
Priority to US09/219,531 priority patent/US6366611B1/en
Priority to JP03166499A priority patent/JP3321668B2/ja
Publication of KR19990069444A publication Critical patent/KR19990069444A/ko
Application granted granted Critical
Publication of KR100259358B1 publication Critical patent/KR100259358B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 프리디코더(Predecoder)로부터 Y 코딩신호와 Y 리던던시로부터 리던던시 Y 선택신호(Redundancy Y-select Signal)를 이용하여 균등화 펄스를 래치하기 때문에 리던던시 Y 선택신호가 발생할 때, 정상 Y 선택신호(Normal Y-select Signal)와의 오버랩 혹은 글리치(Glitch)가 발생할 때, 입출력 라인을 균등화할 수 있도록 Y 선택 돌발사태를 균등화신호가 항상 감싸고 있게 함으로써, 불확정한(invalid) 데이터 출력에 의한 속도지연 혹은 데이터 반전을 막을 수 있는 균등화신호의 펄스폭을 제어하는 회로에 관한 것이다.

Description

균등화 펄스폭 제어회로
본 발명은 안정성과 고속화의 측면에서 적정한 균등화 펄스폭을 형성시키는 방법에 관한 것으로, 특히 리던던시 Y 선택신호가 발생할 때, 정상 Y 선택신호와의 오버랩 혹은 글리치(Glitch)가 발생할 때, 입출력 라인을 균등화할 수 있도록 하며, 동시에 속도면에서 지연을 주지 않도록 균등화 펄스폭을 적정하게 형성하기에 적당하도록 한 균등화 펄스폭 제어회로에 관한 것이다.
종래 기술은 적정 균등화 펄스폭의 형성을 위해 메탈 옵션을 이용한 지연회로(30)를 사용한다.
즉, 도 1 에 도시된 바와 같이 어드레스신호(ADD0-ADDn)가 천이할 때, 옵션 설정에 따라 일정한 펄스폭을 형성하는 펄스발생부(10)와, 각 어드레스에서 형성된 펄스가 입력되어 조합되는 덧셈부(20)와, 균등화 펄스폭 조정을 위한 옵션 지연부(30)로 구성된다.
이와 같이 구성된 종래 기술의 균등화 펄스폭 제어회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 펄스 발생부(10)는 어드레스신호(ADD0-ADDn)가 천이 되는 순간을 감지하여 일정한 펄스폭 - 옵션에 의해 조정된다. - 을 형성시킨다.
이어서, 덧셈부(20)는 형성된 신호를 모두 합하여 하나의 균등화 펄스를 형성시킨다.
생성된 펄스는 옵션 지연부(30)를 이용하여 펄스폭을 조정하게 된다.
적정한 균등화 펄스폭의 형성을 위해 메탈 옵션을 이용한 지연회로(30)를 사용하기 때문에 각 시뮬레이션(Simulation) 조건(speed worst/typical/best)에서 반복적인 시뮬레이션에 의해 펄스폭을 결정하게 되므로 안정성 확보를 위해 펄스폭을 확장할 경우 속도 지연이 발생하며, 속도 개선을 위해 펄스폭을 좁힐 경우 도 2(a) 내지 도 2 (c)에 도시된 바와 같이 글리치(Glitch)를 균등화 신호(EQ)가 감싸고 있지 못하므로 안정성이 떨어지게 된다.
안정성이 확보되지 않을 경우 정상 Y 선택신호(NYS)와 리던던시 Y 선택신호(RYS)가 오버랩 혹은 글리치(Glitch)가 발생할 때, 도 2 (d)에 도시된 바와 같이, 유효하지 않은(invalid) 데이터 출력에 의한 속도 지연 및 데이터 반전 등의 문제점이 발생한다.
따라서, 본 발명의 목적은 데이터의 안정성 확보와 속도 지연의 최소화를 위한 적정 균등화 펄스폭을 형성하는데 있다.
도 1 은 종래 기술의 균등화 펄스폭 제어회로.
도 2 는 도 1 에 있어서, 동작 타이밍도.
도 3 은 본 발명의 균등화 펄스폭 제어회로.
도 4 는 도 3 에 있어서, 펄스 래치부의 상세 회로도.
도 5 는 도 3 에 있어서, 동작 타이밍도.
***도면의주요부분에대한부호설명***
100 : 펄스 발생부
200 : 덧셈부
300 : 펄스 래치부
NOR301,NOR302 : 노아게이트
ND301-ND303 : 낸드게이트
IN301 : 인버터
상기와 같은 목적을 달성하기 위한 본 발명의 균등화 펄스폭 제어회로는 도 3 에 도시된 바와 같이 어드레스신호(ADD0-ADDn)가 천이할 때, 옵션 설정에 따라 일정한 펄스폭을 형성하는 펄스발생부(100)와, 각 어드레스에서 형성된 펄스가 입력되어 조합되는 덧셈부(200)와, Y 프리디코더(Y-predecoder)로부터 발생하는 코딩신호(YCS)와 리던던시가 발생할 때, 리던던시 Y 선택신호(RYS)를 인에이블시키는 신호를 이용하여, 두 신호 모두 인에이블 되었을 경우 균등화 신호(EQ)를 인에이블 상태로 계속 래치하는 균등화 신호 펄스 래치부(300)로 구성된다.
여기서, 상기 펄스 래치부(300)는 도4에 도시된 바와같이 Y 프리디코더로부터 출력되는 Y 코딩신호(YCS)가 입력되어 조합되는 노아게이트들(NOR301,NOR302)과, 그 노아게이트들(NOR301,NOR302)의 출력이 입력되는 낸드게이트(ND301)와, 그 낸드게이트(ND301)의 출력 및 리던던시 Y 선택인에이블신호(RYS)가 입력되는 낸드게이트(ND302)와, 그 낸드게이트(ND302)의 출력(A) 및 상기 덧셈부(200)의 출력(EQMB)이 입력되는 낸드게이트(ND303)와, 그 낸드게이트(ND303)의 출력을 반전시키는 인버터(INV301)로 구성된다.
이와 같이 구성된 본 발명의 균등화 펄스폭 제어회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 종래 기술과 같이 어드레스신호(ADD0-ADDn)가 천이 할 때, 균등화 펄스를 인에이블 시킨다.
생성된 펄스의 디스에이블 시점은 정상 Y 선택신호(NYS)와 리던던시 Y 선택신호(RYS)가 모두 인에이블 되어 있지 않은 시점으로 균등화 펄스 래치부(300)에 의해 제어된다.
균등화 펄스 래치를 위해 Y 프리디코더로부터의 Y 코딩신호(YCS)와 Y 리던던시로부터의 리던던시 Y 선택신호(RYS)를 이용한다.
도 5에 도시된 바와 같이, 리던던시 Y 선택신호(RYS)가 발생할 때, 정상 Y 선택 글리치(NYS glitch)가 발생할 경우, 래치부(300)에서 균등화 펄스를 계속 래치함으로써, Y 선택 글리치를 균등화신호(EQ)가 항상 감싸고 있게 함으로써, 불확정한(invalid) 데이터 출력에 의한 속도지연 혹은 데이터 반전을 막는다.
이러한 동작은 정상 Y 선택신호(NYS)가 발생할 때, 리던던시 Y 선택 글리치(RYS glitch)가 발생할 경우에도 같은 효과를 얻을 수 있다.
러던던시 Y 선택신호(RYS)와 정상 Y 선택신호(NYS)가 오버랩 되었을 경우도 상기와 같은 방식으로 속도 지연 및 데이터 반전을 막을 수 있다.
또한 글리치 혹은 오버랩이 없어진 후, 바로 균등화 펄스를 디스에이블 시키므로 안정성 확보와 속도의 지연을 최소화 할 수 있다.
본 발명은 안정성 확보와 속도 지연의 최소화를 위한 적정 균등화 펄스폭을 형성할 수 있는 효과가 있다.
균등화 펄스폭을 최적화 할 경우 메인 앰프 입력을 미리 인에이블 시킬 수 있으므로 고속화가 가능하며, 안정성에서도 리던던시 Y 선택신호(RYS)가 발생할 때, 정상 Y 선택 글리치(NYS glitch)가 발생할 경우와 오버랩이 발생했을 경우, 래치부(300)에서 균등화 펄스를 계속 래치 함으로써 균등화 신호가 정상 Y 선택 글리치(NYS glitch)를 항상 감싸고 있으므로 불확정한 데이터 출력에 의한 속도 지연 혹은 데이터 반전을 막는다.
이러한 효과는 정상 Y 선택신호(NYS)가 발생할 때, 리던던시 Y 선택 글리치(RYS glitch)가 발생할 경우에도 똑같이 적용된다.
또한 글리치 혹은 오버랩이 없어진 후 바로 균등화 펄스를 디스에이블 시키므로 안정성 확보와 속도의 지연을 최소화할 수 있는 효과가 있다.

Claims (4)

  1. 어드레스신호가 천이할 때, 옵션 설정에 따라 일정한 펄스폭을 형성하는 펄스발생부와, 각 어드레스에서 형성된 펄스가 입력되어 조합되는 덧셈부와, Y 프리디코더로부터 발생하는 코딩신호와 리던던시가 발생할 때, 리던던시 Y 선택신호를 인에이블시키는 신호를 이용하여, 두 신호 모두 인에이블 되었을 경우 균등화 신호를 인에이블 상태로 계속 래치 하는 래치부를 포함하여 구성된 것을 특징으로 하는 균등화 펄스폭 제어회로.
  2. 제 1 항에 있어서, 상기 래치부는 정상 Y 선택신호의 인에이블/디스에이블 시점을 검출하는 제 1 검출부와, 리던던시 Y 선택신호의 인에이블/디스에이블 시점을 검출하는 제 2 검출부와, 상기 두 검출부로부터 생성된 신호로 펄스를 래치하는 래치부를 포함하여 구성된 것을 특징으로 하는 균등화 펄스폭 제어회로.
  3. 제 2 항에 있어서, 상기 제 1 검출부는 Y 프리디코더로부터 출력되는 Y 코딩신호를 이용하여 검출하는 것을 특징으로 하는 균등화 펄스폭 제어회로.
  4. 제 2 항에 있어서, 상기 제 2 검출부는 리던던시 Y 선택 인에이블신호를 이용하여 검출하는 것을 특징으로 하는 균등화 펄스폭 제어회로.
KR1019980003711A 1998-02-09 1998-02-09 균등화 펄스폭 제어회로 KR100259358B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019980003711A KR100259358B1 (ko) 1998-02-09 1998-02-09 균등화 펄스폭 제어회로
TW087107073A TW406477B (en) 1998-02-09 1998-05-07 Circuit for controlling equalization pulse width
DE19823701A DE19823701C2 (de) 1998-02-09 1998-05-27 Steuerschaltung für eine Entzerrungs-Impulsbreite
US09/219,531 US6366611B1 (en) 1998-02-09 1998-12-23 Circuit for controlling equalization pulse width
JP03166499A JP3321668B2 (ja) 1998-02-09 1999-02-09 均等化パルス幅制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980003711A KR100259358B1 (ko) 1998-02-09 1998-02-09 균등화 펄스폭 제어회로

Publications (2)

Publication Number Publication Date
KR19990069444A KR19990069444A (ko) 1999-09-06
KR100259358B1 true KR100259358B1 (ko) 2000-06-15

Family

ID=19532741

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980003711A KR100259358B1 (ko) 1998-02-09 1998-02-09 균등화 펄스폭 제어회로

Country Status (5)

Country Link
US (1) US6366611B1 (ko)
JP (1) JP3321668B2 (ko)
KR (1) KR100259358B1 (ko)
DE (1) DE19823701C2 (ko)
TW (1) TW406477B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380159B1 (ko) * 2000-12-29 2003-04-11 주식회사 하이닉스반도체 프리디코더 제어 회로
US7183959B1 (en) * 2005-11-30 2007-02-27 Honeywell International, Inc. Method and system for implementing a reduced latency, wideband pulse density modulation digital to analog converter
CN114121132B (zh) * 2020-08-31 2023-10-13 长鑫存储技术(上海)有限公司 测试电路、测试装置及其测试方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0309849A1 (de) * 1987-09-28 1989-04-05 Siemens Aktiengesellschaft Anordnung zur Entzerrung der Impulsbreiten eines Digitalsignals
US5103112A (en) * 1990-12-03 1992-04-07 Thomson, S.A. Apparatus for generating control pulses of variable width, as for driving display devices
US5374894A (en) * 1992-08-19 1994-12-20 Hyundai Electronics America Transition detection circuit
KR970003810B1 (ko) * 1993-04-14 1997-03-22 삼성전자 주식회사 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
US5617088A (en) * 1994-01-26 1997-04-01 Sony Corporation Sampling frequency converting device and memory address control device
US5493538A (en) * 1994-11-14 1996-02-20 Texas Instruments Incorporated Minimum pulse width address transition detection circuit
TW301747B (ko) * 1995-06-08 1997-04-01 Matsushita Electric Ind Co Ltd
KR100214564B1 (ko) * 1997-04-12 1999-08-02 구본준 균등화 신호 발생기

Also Published As

Publication number Publication date
DE19823701A1 (de) 1999-08-12
KR19990069444A (ko) 1999-09-06
DE19823701C2 (de) 2000-05-25
JP2000195292A (ja) 2000-07-14
US6366611B1 (en) 2002-04-02
TW406477B (en) 2000-09-21
JP3321668B2 (ja) 2002-09-03

Similar Documents

Publication Publication Date Title
KR100259358B1 (ko) 균등화 펄스폭 제어회로
KR100301809B1 (ko) 데이터 입출력 버퍼 제어회로_
JP3800478B2 (ja) 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置
KR100486261B1 (ko) 스큐가 없는 듀얼 레일 버스 드라이버
JPS6244727B2 (ko)
JP3183337B2 (ja) 半導体集積装置のノイズ対策回路
KR100547399B1 (ko) 디지탈신호의처리방법및회로장치
KR960008137B1 (ko) 반도체 소자의 노이즈 특성 강화회로
US5479111A (en) Signal transmitting device in a semiconductor apparatus
KR100281105B1 (ko) 디램의 데이타 출력 회로
KR100229119B1 (ko) 동기형 메모리장치의 타이밍 제어회로
KR100280418B1 (ko) 위상비교회로
KR0167254B1 (ko) 메모리의 오동작 방지 회로
KR100214507B1 (ko) 반도체 메모리의 어드레스 천이 검출신호 발생회로
KR100356525B1 (ko) 펄스 발생 회로
KR19980047620A (ko) 노이즈 특성을 개선한 반도체 메모리 소자
KR0131431Y1 (ko) 신호 디바운스회로
KR100471144B1 (ko) 펄스 발생 회로
KR100422815B1 (ko) 출력 버퍼 장치
KR100452642B1 (ko) 클럭 발생 장치
KR100884608B1 (ko) 반도체메모리소자
JPH05206790A (ja) 誤動作防止回路
JPH04213922A (ja) デコード回路
KR20070042699A (ko) 클럭 발생 장치
KR20020054857A (ko) 프리차지 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19980209

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19980209

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20000229

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000321

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000322

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20030218

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20040218

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20050221

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20060220

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20070221

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20080222

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20090223

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20100224

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20110222

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20120222

Start annual number: 13

End annual number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee