KR100547399B1 - 디지탈신호의처리방법및회로장치 - Google Patents

디지탈신호의처리방법및회로장치 Download PDF

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Abstract

디지탈 입력 신호(ES)의 처리시 제 1 에지가 발생하면 수신회로의 입력이 비활성화된다. 하강 에지에서 상기 입력은 지연 후에야 다시 활성화된다. 이로 인해, 신호 간섭의 영향 및 신호의 해석 에러가 감소될 수 있다. 본 발명은 특히 단 하나의 에지가 신호 평가를 위해 사용되는 클록 신호에 적용된다.

Description

디지탈 신호의 처리 방법 및 회로 장치{METHOD AND CIRCUIT ARRANGEMENT FOR PROCESSING DIGITAL SIGNAL}
본 발명은 디지탈 신호, 예컨대 클록 신호를 처리하기 위한 방법에 관한 것이다. 본 발명은 또한 상기 방법을 수행하기 위한 회로 장치에 관한 것이다.
디지탈 신호의 처리시 종종 에지만이 평가된다. 에지는 하나의 논리 상태로부터 다른 논리 상태로의 변동을 의미한다. 논리 0으로부터 논리 1로의 신호 변동은 상승 에지를 의미하고, 논리 1로부터 논리 0으로의 변동은 하강 에지를 의미한다.
디지탈 신호가 아날로그 신호 보다 높은 신호 대 잡음 비를 갖기는 하지만, 중첩된 잡음, 커플링에 의해 야기되는 전압 강하 또는 에지 다음의 과도 현상은 신호 내용의 평가 에러를 야기한다.
상승 에지 발생 후 일정한 시간 간격 동안 다음 신호 성분을 고려하지 않는 회로가 공지되어 있다. 상기 시간 간격 동안 발생하는, 신호와 유사한 레벨을 가진 간섭은 유효 신호로서 평가되지 않는다.
상기 시간 간격은 간섭 없는 신호의 2개의 연속하는 상승 에지 사이의 시간 간격 보다 작다. 상기 시간 간격은 최대 클록 레이트가 요구될 정도로 짧아야 한다.
이러한 회로의 단점은 신호 성분이 고려되지 않는 시간 간격이 일정하며, 높은 클록 레이트에서도, 즉 2개의 에지 사이의 시간 간격이 짧을 때도 유효 신호가 확실하게 검출되도록 설계되어야 한다는 것이다. 즉, 최대 클록 레이트 보다 작은 클록 레이트에서 상기 시간 간격이 2개의 에지 사이의 시간 간격 보다 현저히 작다. 즉, 간섭 빈도가 클록 레이트에 강력히 의존한다. 이것은 최대 클록 레이트에서 최대이다.
본 발명의 목적은 디지탈 신호의 클록 레이트가 상이할 때 간섭 신호에 대한 높은 안전도를 가진, 디지탈 신호의 처리 방법 및 상기 방법을 실시하기 위한 회로 장치를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구범위 제 1항의 특징에 의해 달성된다. 방법을 실시하기 위한 회로 장치는 청구범위 제 6항에 제시된다.
본 발명에 따른 방법은 단 하나의 에지, 예컨대 상승 에지가 평가를 위해 사용되는 디지탈 신호에 적합하다.
본 발명에 따른 방법은 간섭에 대한 안전도가 디지탈 신호의 클록 레이트에 의존하지 않는다는 장점을 갖는다. 게다가, 주기적인 및 비주기적인 디지탈 신호에 사용될 수 있다.
본 발명의 실시예는 청구범위 종속항에 제시된다.
본 발명을 첨부된 도면을 참고로 구체적으로 설명하면 하기와 같다.
도 1에 따른 신호 파형도에는 디지탈 입력신호(ES), 활성화 신호(AKS) 및 디지탈 출력 신호(AS)가 시간(t)에 대해 도시된다. 입력 신호(ES)의 시간파형에 상승 에지가 나타나면, 활성화 신호(AKS)가 액티브 상태로부터 패시브 상태로 바뀐다. 활성화 신호(AKS)가 액티브 상태인 경우에만, 출력신호(AS)에 의해 입력신호(ES)의 변동이 이루어질 수 있다. 활성화 신호(AKS)의 패시브 상태 동안에는 입력신호(ES)의 변동이 출력신호(AS)에 작용하지 않는다.
도 1에 따라 상승 에지가 나타나는 시점에서도 활성화 신호(AKS)가 액티브 상태이기 때문에, 출력신호(AS)는 상승 에지를 얻는다.
입력 신호(ES)의 상승 에지 다음에 하강 에지가 나타나면, 활성화 신호(AKS)는 액티브 상태로 되돌아가기 전에 지연시간(Δtv) 동안 패시브 상태를 유지한다. 액티브 상태는 입력 신호(ES)의 하강 에지 다음에, 입력신호(ES)의 하강 에지 발생 시점부터 경과되는 지연 시간(Δtv) 만큼 지연된다. 지연 시간(Δtv)이 진행되기 시작하는 시점은 빨라도 입력 신호(ES)의 상승 에지 발생 시점 후의 홀딩 시간(ΔtH)일 수 있다. 따라서, 패시브 상태의 지속 시간은 최소로 지연시간(Δtv) 및 홀딩 시간(ΔtH)의 합이다.
입력신호(ES)가 논리 1로부터 논리 0으로 바뀌면, 활성화 신호(AKS)는 지연 시간(Δtv) 후에 액티브 상태로 된다. 이때, 출력 신호(AS)는 입력 신호(ES)의 논리 0을 갖는다.
논리 1의 입력 신호(ES)가 하강 에지로 평가되는 간섭과 중첩되면, 입력 신호(ES)가 지연 시간(Δtv)의 경과 후에 논리 0의 상태일 때만 활성화 신호(AKS)는 액티브 상태를 취한다. 지연 시간(Δtv)보다 그 발생 시간이 짧은 간섭은 그 자체로서 검출된다.
지연 시간(Δtv) 및 홀딩 시간(ΔtH)의 값은 경험적으로 결정된다. 지연 시간(Δtv)은 입력신호(ES)의 논리 0의 가장 짧은 지속시간 보다 짧아야 하고, 홀딩 시간(ΔtH)은 입력신호(ES)의 논리 1의 가장 짧은 지속시간 보다 짧아야 한다.
출력 신호(AS)가 상승 에지 후에 예컨대 일정한 지속 시간 동안 논리 1로 유지됨으로써, 펄스형 출력 신호(AS)가 발생된다. 그러나, 입력신호(ES)가 논리 0을 취하고 활성화 신호(AKS)가 액티브 상태일 때에 비로소 출력신호(AS)가 다시 논리 0의 상태를 취할 수 도 있다.
도 1에 따른 신호 파형도에서, 논리 1은 액티브 상태로 그리고 논리 0은 패시브 상태로 표시된다. 출력 신호(AS)는 여기서 펄스파형의 특성을 갖는다. 파선으로 도시된 출력신호(AS)의 펄스는, 입력신호(ES)가 시점(ts)에서 간섭 신호와 중첩되어 본 발명에 따른 방법이 적용되지 않는 경우에 나타날 것이다.
도 1에 따른 신호 파형도는 비주기적 입력신호(ES)를 나타낸다. 본 발명에 따른 방법은 임의의 듀티 팩터를 가진 주기적 입력신호(ES)에도 적용된다. 또한, 본 발명에 따른 방법이 반전 신호로도 동작된다는 것은 당업자에게 자명하다. 활성화 신호(AKS)의 패시브 상태는 예컨대 입력신호(ES)의 하강 에지 다음에 후속될 수 있다. 그 경우, 액티브 상태는 지연 시간(Δtv) 후에 입력신호(ES)의 상승 에지에 맞추어 세팅된다.
도 2에는 본 발명에 따른 방법을 수행하기 위한 회로의 블록 회로도가 도시된다. 회로장치의 입력(10)에서 입력 신호(ES)가 활성화 회로(1) 및 출력 회로(2)에 공급될 수 있다. 활성화 회로(1)의 출력이 출력회로(2)의 입력(12)에 접속된다. 출력회로(2)의 출력(13)에서 출력 신호(AS)가 인출될 수 있다.
회로 장치의 다른 실시예에서 출력회로(2) 다음에는 펄스 제너레이터(3)가 접속된다. 이 실시예에서 펄스 제너레이터(3)의 출력(14)은 회로 장치의 출력이다.
활성화 회로(1)의 실시예가 도 3에 도시된다. 이것에 따르면 활성화 회로(1)가 지연장치(4)를 포함한다. 상기 지연장치의 입력은 제 1 NAND-게이트(NAND1)의 출력에, 제 2 NAND-게이트(NAND2)의 입력에 그리고 NOR-게이트(NOR)의 입력에 접속된다. 지연장치(4)는 입력과 더불어 비반전 및 반전 출력을 갖는다. 비반전 출력은 NOR-게이트(NOR)의 추가 입력에 접속되고, 반전 출력은 제 2 NAND-게이트(NAND2)의 추가 입력에 접속된다.
NOR-게이트(NOR)의 출력은 활성화 회로(1)의 출력이다. 회로 장치의 입력(10)인 활성화 회로(1)의 입력은 제 1 NAND-게이트(NAND1)의 제 1 입력에 접속된다. 제 1 NAND-게이트(NAND1)의 추가 입력은 제 2 NAND-게이트(NAND2)의 출력에 접속된다.
입력 신호(ES)가 활성화 회로(1)의 입력에 공급될 수 있다. 활성화 회로(1)의 출력에 활성화 신호(AKS)가 인가된다. 지연장치(4)가 논리 게이트(NAND1), (NAND2) 및 (NOR)에 접속됨으로써, 입력 신호(ES)의 상승 에지에서는 활성화 신호(AKS)가 입력신호(ES)에 직접 후속하지만, 입력 신호(ES)의 하강 에지에서는 지연 시간(Δtv) 만큼의 지연후에 입력신호(ES)에 후속한다. 활성화 회로(1)의 입력에서의 신호 변동은 홀딩 시간(ΔtH)의 지속 시간 동안 활성화 신호(AKS)에 영향을 주지 않는다. 홀딩 시간(ΔtH) 후에 발생하는 입력신호(ES)의 하강 에지만이 활성화 신호(AKS)를 액티브 상태로 바꾼다.
지연장치(4)는 예컨대 인버터의 직렬 회로로 구현될 수 있다. 개별 인버터가 상보 MOS-로직(CMOS)으로 구성되면, 지연 시간(Δtv) 및 홀딩 시간(ΔtH)의 값이 특히 길이 및 폭의 비율로 부터 MOS-트랜지스터의 채널 길이 및 폭을 선택함으로써 결정될 수 있다.
출력회로(2)는 출력회로의 입력(11)에서의 입력 신호(ES) 및 입력(12)에서의 활성화 신호(AKS)를 평가한다. 바람직한 실시예의 회로도는 도 4에 도시된다. 출력회로의 입력(11)은 인버터(N1), (P1)의 입력에 접속된다. 상기 인버터는 제 1 도전 타입의 제 1 트랜지스터(P1) 및 제 2 도전 타입의 제 1 트랜지스터(N1)로 상보 회로 기술로 구성된다. 인버터(P1, N1)의 출력은 출력회로의 출력(13)을 형성한다. 제 2 도전 타입의 제 1 트랜지스터(N1)와 제 1 기준 전위(Vss) 사이에 제 2 도전 타입의 제 2 트랜지스터(N2)가 접속된다. 제 1 도전 타입의 제 2 트랜지스터(P2)의 채널측은 제 2 기준 전위(Vcc)와 출력회로의 출력(13) 사이에 접속된다. 제 1 도전 타입의 제 2 트랜지스터(P2)의 게이트단자 및 제 2 도전 타입의 제 2 트랜지스터(N2)의 게이트 단자는 각각 출력 회로의 입력(12)에 접속된다.
입력(12)에서의 활성화 신호(AKS)가 제 2 도전형의 제 2 트랜지스터(N2)가 도통되고 제 1 도전형의 제 2 트랜지스터(P2)가 차단되는 상태를 취할 때만, 입력(11)에서의 입력 신호(ES)는 출력 회로의 출력(13)으로 전달된다. 그렇치 않으면, 출력 회로의 출력(13)은 입력(11)에서의 신호와 무관하게 제 2 기준 전위(Vcc)를 갖는다.
여러 가지 용도에서 요구되는 바와 같은 일정한 펄스 지속시간을 가진 펄스파형 출력신호(AS)를 얻기 위해, 출력회로(2) 다음에 펄스 제너레이터(3)가 제공될 수 있다. 도 5에는 펄스 제너레이터(3)의 구성이 도시된다. 펄스 제너레이터(3)는 제 3 NAND-게이트(NAND3)를 포함하며, 상기 제 3 NAND-게이트(NAND3)의 한 입력에는 출력회로(2)의 출력(13)의 출력신호(AS)가 직접 인가되고, 상기 게이트(NAND3)의 추가 입력에는 지연회로(5)에 의해 시간 지연되고 반전된 출력신호(AS)가 인가된다. 단자(14)에는 펄스파형 출력신호(AS)가 주어진다. 지연회로(5)의 구성은 지연장치(4)의 구성과 동일할 수 있다.
활성화 회로(1), 출력 회로(2) 및 펄스 제너레이터(3)의 전후에 각각 하나 또는 다수의 인버터가 제공될 수 있음으로써, 드라이버 출력은 증가시키거나 또는 네가티브 로직의 회로 장치는 상승 에지가 관련 에지인 포지티브 로직에 맞추어 조절할 수 있다는 것은 당업자에게는 자명하다.
본 발명에 따른 방법 및 본 발명에 따른 회로 장치는 특히 간섭 및 잡음에도 불구하고 클록신호가 에러없이 평가되어야 하는 곳에 사용된다.
본 발명에 의해 디지탈 신호의 클록 레이트가 상이할 때 간섭 신호에 대한 높은 안전도를 가진, 디지탈 신호의 처리 방법 및 상기 방법을 실시하기 위한 회로 장치가 제공된다.
도 1은 본 발명에 따른 방법을 설명하기 위한 신호 파형도.
도 2는 본 발명에 따른 회로장치의 블록 회로도.
도 3은 활성화 회로의 실시예를 기술한 도면.
도 4는 출력 회로의 실시예를 기술한 도면.
도 5는 펄스 제너레이터의 실시예를 기술한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 활성화 회로 2 : 출력 회로
3 : 펄스 제너레이터 4 : 지연 장치

Claims (12)

  1. 디지탈 입력 신호를 처리하기 위한 방법으로서,
    입력신호의 제 1 에지의 발생시 활성화 신호의 제 1 상태를 취하고, 적어도 미리 결정된 홀딩 시간동안 상기 제 1상태를 유지하는 단계;
    홀딩 시간후에 발생하고 상기 입력신호의 제 1에지와 다른 제 2에지가 발생할때, 미리 결정된 지연시간의 지연이후에 상기 활성화 신호의 제 1상태와 다른 제 2 상태를 취하는 단계; 및
    상기 활성화 신호가 제 2 상태일 때만 상기 입력신호로부터 디지탈 출력신호를 유도하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 입력신호의 제 1 에지를 상승 에지로서 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 입력 신호를 주기적 클록 신호로서 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 상기 입력신호의 제 1 및 제 2 에지간의 시간간격보다 짧게 되도록 상기 출력신호의 논리상태의 시간간격을 세팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 출력신호의 논리상태의 시간간격을 일정하게 세팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 디지탈 입력신호를 처리하기 위한 회로장치로서,
    입력신호를 수신하는 입력측 및 활성화 신호를 공급하는 출력측을 가지는 활성화 회로를 포함하는데, 상기 활성화 회로는 상기 입력신호의 상승에지의 경우에 상기 활성화 신호의 순간상태를 즉시 변화시키고, 적어도 홀딩시간동안 상기 순간 상태를 유지하며, 지연시간만큼의 지연이후에 상기 입력신호의 하강에지가 발생하는 경우에 상기 순간상태를 변화시키며; 및
    상기 입력신호를 수신하는 제 1입력, 상기 활성화 신호를 수신하는 제 2 입력 및 하나의 출력을 가지며, 상기 활성화 신호의 특정상태의 경우에만 상기 입력신호를 상기 출력에 전송하는 출력회로를 포함하는 것을 특징으로 하는 회로장치.
  7. 제 6항에 있어서, 상기 출력회로 다음에 접속된 펄스 제너레이터(3)를 더 포함하는 것을 특징으로 하는 회로 장치.
  8. 제 6항에 있어서, 비반전 출력, 반전 출력 및 입력을 가지는 지연장치;
    상기 지연장치의 입력에 접속된 출력, 상기 활성화 회로의 입력을 형성하는 하나의 입력 및 추가 입력을 가지는 제 1NAND 게이트;
    상기 지연장치의 입력에 접속된 하나의 입력, 상기 지연장치의 반전 출력에 접속된 추가 입력, 및 상기 제 1 NAND 게이트의 추가 입력에 접속된 출력을 가지는 제 2 NAND 게이트; 및
    상기 지연장치의 입력에 접속된 하나의 입력, 상기 지연장치의 비반전 출력에 접속된 추가 입력, 및 상기 활성화 회로의 출력을 형성하는 출력을 가지는 NOR 게이트를 포함하는 것을 특징으로 하는 회로 장치.
  9. 제 6항에 있어서,
    상기 출력회로는,
    상보형 회로구조를 가진 트랜지스터, 상기 디지탈 입력신호를 수신하는 입력, 및 출력을 가지는 인버터;
    상기 인버터의 출력 및 기준전위사이에 접속된 채널측, 및 상기 활성화 신호를 수신하는 게이트를 가지는 하나의 트랜지스터; 및
    상기 하나의 트랜지스터와 다른 도전 타입을 가지는 다른 트랜지스터를 포함하며,
    상기 다른 트랜지스터는 다른 기준전위 및 상기 인버터의 상기 트랜지스터들중 하나사이에 접속되고 상기 활성화 신호를 수신하는 게이트를 가지는 것을 특징으로 하는 회로장치.
  10. 제 7항에 있어서, 상기 펄스 제너레이터(3)는 지연회로, 및 상기 출력신호를 직접 수신하는 하나의 입력 및 상기 지연회로에 의하여 시간적으로 지연된 출력신호를 수신하는 다른 입력을 가지는 NAND-게이트를 포함하는 것을 특징으로 하는 회로장치.
  11. 제 8항에 있어서, 상기 지연장치는 인버터의 직렬회로를 포함하는 것을 특징으로 하는 회로 장치.
  12. 제 10항에 있어서, 상기 지연회로는 인버터의 직렬회로를 포함하는 것을 특징으로 하는 회로 장치.
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