CN1138195C - 处理数字信号的方法和电路装置 - Google Patents
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Abstract
数字信号(ES)的处理在接收电路的输入端出现第一边沿时去启动。直到下降沿该输入端才通过延迟再一次启动。因此减小了信号干扰和错误分析所带来的影响。在此只考虑了用于信号分析的一个边沿。
Description
技术领域
本发明涉及处理信号，例如时钟信号的方法、本发明另外还涉及实现该方法的电路装置。
背景技术
现在处理数字信号只利用了边沿。此边沿理解为从一种逻辑状态到另一种逻辑状态的变换。从逻辑0到逻辑1的信号的改变作为上升沿标出，而从逻辑1到逻辑0的信号的改变作为下降沿标出。
相对于模拟信号数字信号具有较高的信号干扰距离，然而重叠的噪声通过耦合所带来的电压干扰和起振过程由于边沿而导致信号内容的错误利用。
已知的电路在出现上升沿之后并没有考虑用于已知时间间隔的随后的信号部分。在此时间间隔内出现的具有与信号相似的电平的干扰没有作为应用信号利用。
此时间间隔在此小于两个相继出现的无干扰信号的上升沿之间的时间间隔。其必需如同最大时钟信号速率所要求的短。
此电路的缺点是处在没有考虑的信号部分的时间间隔是恒定的，并且其必需如此测量，在高的时钟信号速率，即在两个边沿之间小的时间间隔的情况下，能够可靠地得到应用信号。也就是说，在此最大时钟信号速率小的情况下，此时间间隔大大小于两个边沿之间的时间间隔。此干扰的可能性也极与时钟信号的速率有关。其在最大时钟信号速率时达到最大。
发明内容
按照本发明此任务通过如下的特征解决，即
用于处理数字输入信号的方法，具有如下特征：
-在输入信号的第一边沿，从启动信号得到至少用于维持预定保持时间的第一状态，
-在保持时间之后出现的与第一边沿不同的输入信号的第二边沿的情况下，通过预定延迟时间的延迟从启动信号得到第二状态，其与第一状态不同，
-当启动信号处在第二状态时，数字输出信号只从输入信号中得到。
下面给出实现此方法的电路装置，用于上述方法的电路装置，其特征在于，
-启动电路，其输入侧接收输入信号而输出侧发出启动信号(，启动信号的即时状态在输入信号的上升沿的情况下直接改变，然后至少维持保持时间，并且在下降沿的情况下在延迟延迟时间之后改变，
-输出电路，其具有用于输入信号的第一输入端，用于启动信号的第二输入端和一个输出端，该输出电路只有在启动信号的某一确定状态下才将输入信号继续传导到输出端。
在数字信号的情况下本发明的方法适合于只利用一个边沿，例如一个上升沿。
本发明的优点是干扰安全性与数字信号的时钟信号速率无关。因此能够应用于周期的和非周期的数字信号。
本发明还具有如下的改进：
输入信号的第一边沿是上升沿。
输入信号是周期性的时钟信号。
输出信号的逻辑状态的延续时间短于输入信号的第一和第二边沿之间的延续时间。
输出信号的此状态延续时间是恒定的。
另外还包括：
含有一个脉冲发生器，该脉冲发生器具有一个输入端，并且输出电路的输出端与脉冲发生器的输入端相连接。
启动电路含有一个具有非反相输出端和反相输出端的延迟装置，其输入端与第一NAND门的输出端、第二NAND门的输入端和NOR门的输入端相连，并且其非反相输出端与NOR门的另一输出端相连，而其反相输出端与第二NAND门的另一输入端相连，其中，NOR门的输出端相应于启动电路(1)的输出端，并且启动电路的输入端连接到第一NAND门的输入端，而第一NAND门的另一输入端与第二NAND门的输出端相连。
输出电路具有一个通过晶体管以互补的电路技术构成的反相器，在其输入端可以输入数字输入信号，第一晶体管的沟道侧连接在该输出端和第一参考电压(VSS)之间，其中在第二参考电压和反相器(的一个晶体管之间含有与第一晶体管的导电类型不同的第二晶体管，第一晶体管和第二晶体管的栅极端子可以分别输入有启动信号。
脉冲发生器含有NAND门，在其一个输入端直接存在输出信号，而在另一输入端存在通过延迟电路延迟的输出信号。
该延迟装置含有反相器构成的串联电路。
延迟电路含有反相器构成的串联电路。
附图描述
下面借助于附图详细解释本发明。
图1是用于解释本发明的方法信号示意图，
图2是本发明的电路装置的方框图，
图3是起动电路的实施形式，
图4是输出电路的实施形式，
图5是脉冲发生器的实施形式。
具体实施方式
在图1的信号示意图中，数字输入信号ES、启动信号AKS和数字输出信号AS通过时间t标出。在输入信号ES的时间延续内出现一个上升沿，启动信号AKS从启动状态向无源状态变换。只有当启动信号AKS处在启动状态时，才能从输出信号AS过渡到输入信号ES的改变。在启动信号AKS的无源状态期间，输入信号ES的改变对于输出信号AS是不起作用的。
因为根据图1在上升沿出现的时间点启动信号AKS还处于启动状态，输出信号AS过渡到上升沿。
输入信号ES的上升沿之后是下降沿，用于延迟时间ΔtV的启动信号AKS保持在无源状态，其在再一次达到启动状态时反馈。该启动状态也在输入信号ES的下降沿之后从输入信号ES的下降沿出现的时间点开始延迟延迟时间ΔtV达到。延迟时间ΔtV开始的时间点最早的能够位于输入信号ES的上升沿出现的时间点之后的保持时间ΔtH。无源状态的持续因此取为延迟时间ΔtV和保持时间ΔtH的最小之和。
当输入信号ES从逻辑1变为逻辑0时，在延迟时间ΔtV之后，启动信号AKS达到启动状态。输出信号AS因此过渡到输入信号ES的逻辑0。
如果输入信号ES在其位于逻辑1期间与干扰重叠，该干扰作为下降沿分析，当该输入信号ES在延迟时间ΔtV的持续之后处在逻辑状态0，所以该启动信号AKS只取在启动状态。持续的时间短于延迟时间ΔtV的干扰也可以如此得知。
用于延迟时间ΔtV和保持时间ΔtH的值靠经验得出。在此，延迟时间ΔtV一定小于逻辑0所持续的最短时间，保持时间ΔtH一定小于输入信号ES的逻辑1所持续的最短时间。
在上升沿之后输出信号AS保持例如逻辑状态1的恒定延续的确定的时间，以致脉冲形状来自于输出信号AS。然而如下也是有可能的，当输入信号ES为逻辑状态0而启动信号AKS位于启动状态时，该输出信号AS才再一次为逻辑状态0。
在图1的信号示意图中示出了作为启动状态的逻辑状态1和作为无源状态的逻辑状态0。输出信号AS在此具有脉冲形式的特性。当输入信号ES在时间点tS与干扰信号重叠时并且没有应用本发明的方法时得到输出信号AS的虚线脉冲。
图1中的信号示意图示出了非周期性的输入信号ES。本发明的方法也同样可以用于具有任意占空比的周期性的输入信号ES。对于技术人员来说本发明的方法也同样可以用于反相的信号。启动信号AKS的无源状态能够例如跟随在输入信号ES的下降沿。该启动状态在延迟时间ΔtV之后出现在输入信号ES的上升沿。
图2示出了用于实现本发明的方法的可能的电路装置。在电路装置的输入端10是启动电路1的并且能够传输到输出电路2的输入信号ES。启动电路1的输出端与输出电路2的输入端12相连。在输出电路2的输出端13是输出信号AS。
该电路装置的另一个实施形式是脉冲发生器3接在输出电路2之后。在此实施例中脉冲发生器3的输出端14相应于该电路装置的输出端。
启动电路1的可能实施例如图3所示。该启动电路1含有一个延迟装置4，其输入端与第一NAND门NAND1相连，第二NAND门NAND2的输入端与NOR门的NOR相连。该延迟装置4除了输入端还含有一个非反相和一个反相输出端。该非反相输出端与NOR门的NOR的另一输入端相连，反相输出端与第二NAND门的NAND的另一输入端相连。
NOR门的NOR的输出端相应于启动电路1的输出端。相应于电路装置的输入端10的启动电路1的输入端连接到第一NAND门NAND1的第一输入端。第一NAND门NAND1的另一输入端与第二NAND门NAND2的输出端相连。
输入信号ES传导到启动电路1的输入端。在启动电路1的输出端是启动信号AKS。延迟装置4与逻辑门NAND1、NAND2和NOR如此连接，在输入信号ES的上升沿直接得到启动信号AKS，而在输入信号ES的下降沿通过输入信号ES的延迟时间ΔtV得到启动信号AKS。启动电路1的输入端处的信号改变对于保持时间ΔtH的延续没有对启动信号AKS产生影响。只有保持时间ΔtH之后所出现的输入信号ES的下降沿导致了启动信号AKS反回到启动状态。
延迟装置4能够例如作为反相的串联电路实现。如果每一个反相器以互补的MOS逻辑(CMOS)构成，用于延迟时间ΔtV和保持时间ΔtH的各个值通过选择MOS晶体管的沟道的长度和宽度，尤其是长度和宽度的比例来实现。
输出电路2利用了输入端11处的输入信号ES和输出电路的输入端12处的启动信号AKS。图4示出了优选实施例的电路图。输出电路的输入端11与反相器N1、P1的输入端相连，该反相器通过第一导电类型P1的第一晶体管和第二导电类型N1的第一晶体管以互补的电路技术构成。反相器P1、N1的输出端构成输出电路的输出端13。在第二导电类型N1的第一晶体管和第一参考电压VSS之间是第二导电类型N1的第二晶体管。第一导电类型P2的第二晶体管的沟道侧位于第二参考电压VCC和输出电路的输出端13之间。第一导电类型P2的第二晶体管和第二导电类型N2的第二晶体管的栅极端子分别与输出电路的输入端12相连。
当输入端12处的启动信号AKS达到如下状态时，即第二导电类型N2的第二晶体管导通而第一导电类型P2的第二晶体管阻塞时，输入端11处的输入信号ES继续传导到输出电路的输出端13。在另一种情况是输出电路的输出端13，第二参考电压VCC与输入端13的信号无关。
为了得到具有恒定的延续时间脉冲形状的输出信号AS，如同在许多应用中所希望的，脉冲发生器3连接在输出电路2之后。图5示出了脉冲发生器3的可能结构。脉冲发生器3含有第三NAND门NAND3，在其输入端从输出电路2的输出端13直接得到输出信号AS，而在其另一输入端通过延迟电路5延迟得到反相的输出信号AS。在端子14存在脉冲形状的输出信号AS。延迟电路5的结构能够与延迟单元4的结构相一致。
技术人员比较清楚在启动电路1之前或之后，输出电路2和脉冲发生器3含有一个或多个反相器，其适合于提高驱动功率或使该电路装置从负逻辑变换到正逻辑，在此上升沿是有用的边沿。
本发明的方法和按照本发明的电路装置在此情况下特别有利，尽管干扰影响和噪声的时钟信号必需无错误地应用。
Claims (12)
1.用于处理数字输入信号(ES)的方法，具有如下特征：
-在输入信号(ES)的第一边沿，从启动信号AKS得到至少用于维持预定保持时间(ΔtH)的第一状态，
-在保持时间(ΔtH)之后出现的与第一边沿不同的输入信号(ES)的第二边沿的情况下，通过预定延迟时间(ΔtV)的延迟从启动信号(ΔtH)得到第二状态，其与第一状态不同，
-当启动信号AKS处在第二状态时，数字输出信号AS只从输入信号(ES)中得到。
2.如权利要求1的方法，其特征在于，输入信号(ES)的第一边沿是上升沿。
3.如权利要求1或2的方法，其特征在于，输入信号(ES)是周期性的时钟信号。
4.如权利要求1或者2的方法，其特征在于，输出信号AS的逻辑状态的延续时间短于输入信号(ES)的第一和第二边沿之间的延续时间。
5.如权利要求4的方法，其特征在于，输出信号AS的此状态延续时间是恒定的。
6.用于处理数字输入信号(ES)的电路装置，其特征在于，
-启动电路(1)，其输入侧接收输入信号(ES)而输出侧发出启动信号AKS，启动信号AKS的即时状态在输入信号(ES)的上升沿的情况下直接改变，然后至少维持保持时间(ΔtH)，并且在下降沿的情况下在延迟延迟时间(ΔtV)之后改变，
-输出电路(2)，其具有用于输入信号(ES)的第一输入端(11)，用于启动信号AKS的第二输入端(12)和一个输出端(13)，该输出电路(2)只有在启动信号AKS的某一确定状态下才将输入信号(ES)继续传导到输出端(13)。
7.如权利要求6的电路装置，其特征在于，含有一个脉冲发生器(3)，该脉冲发生器(3)具有一个输入端，并且输出电路(2)的输出端(13)与脉冲发生器(3)的输入端相连接。
8.如权利要求6或7的电路装置，其特征在于，启动电路含有一个具有非反相输出端和反相输出端的延迟装置(4)，其输入端与第一NAND门(NAND1)的输出端、第二NAND门(NAND2)的输入端和NOR门(NOR)的输入端相连，并且其非反相输出端与NOR门(NOR)的另一输出端相连，而其反相输出端与第二NAND门(NAND2)的另一输入端相连，其中，NOR门(NOR)的输出端相应于启动电路(1)的输出端，并且启动电路(1)的输入端连接到第一NAND门(NAND1)的输入端，而第一NAND门(NAND1)的另一输入端与第二NAND门(NAND2)的输出端相连。
9.如权利要求6或7的电路装置，其特征在于，输出电路具有一个通过晶体管以互补的电路技术构成的反相器(P1、N1)，在其输入端(11)可以输入数字输入信号(ES)，第一晶体管(P2)的沟道侧连接在该输出端(13)和第一参考电压(VSS)之间，其中在第二参考电压(VCC)和反相器(P1、N1)的一个晶体管之间含有与第一晶体管(N1)的导电类型不同的第二晶体管(N2)，第一晶体管(P2)和第二晶体管(N2)的栅极端子可以分别输入有启动信号AKS。
10.如权利要求7的电路装置，其特征在于，脉冲发生器(3)含有NAND门(NAND3)，在其一个输入端直接存在输出信号AS，而在另一输入端存在通过延迟电路(5)延迟的输出信号AS。
11.如权利要求8的电路装置，其特征在于，该延迟装置(4)含有反相器构成的串联电路。
12.如权利要求10的电路装置，其特征在于，延迟电路(5)含有反相器构成的串联电路。
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Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER OWNER: SIEMENS AKTIENGESELLSCHAFT Effective date: 20130217 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20130217 Address after: German Neubiberg Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: Siemens AG Effective date of registration: 20130217 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: German Neubiberg Patentee before: Infineon Technologies AG |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151223 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040211 Termination date: 20160804 |
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| CF01 | Termination of patent right due to non-payment of annual fee |