CN100339793C - 选通信号及并列数据信号的输出电路 - Google Patents
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Abstract
本发明涉及一种选通信号及并列数据信号的输出电路，应用于并列数据信号的输出过程中，该电路包括：一检测器，其接收该并列数据信号并检测该并列数据信号于第一时间至第二时间的信号电平变化量，进而根据该信号电平变化量输出控制信号；一信号选择器，耦接于该检测器，其对应该控制信号的控制而从多个相位互异的选通信号或是并列数据信号中择一输出。
Description
技术领域
本发明涉及一种输出电路，尤指一种选通信号及并列数据信号的输出电路。
背景技术
众所都知，输出入总线(I/O Bus)是使用并列输出信号的方式来传输数据，以适应现今计算机系统芯片内部核心不断提升的处理频率。但是，使用并列输出信号的方式会产生如下所述的两点问题：
1.输出入端的电源/接地弹跳(Power/Ground Bounce)噪声。
2.数据同步切换输出偏移(Simultaneous Switching Output Skew，SSOSkew)的现象。
请参照图1，其所绘示为现今输出入总线输出端普遍所使用的输出缓冲器的共享电源电压以及接地电压架构示意图。输出缓冲器701--70n，其电源(Vpp)经由针脚(pin)并以导线(bounding wires)与焊垫连接，此时会有针脚寄生电感与焊垫/导线寄生电感产生，以L1等效的。同理，输出缓冲器701--70n与接地点(Vss)之间也有针脚寄生电感与焊垫/导线寄生电感的产生，以L2等效的。
由于输出缓冲器701--70n在电源(Vpp)与接地点(Vss)之间有寄生电感L1、L2存在。因此，当部分的输出缓冲器701--70n的输出状态改变时，会有电源/接地弹跳噪声的产生。
请参阅图2，其为输出缓冲器进行切换输出状态时所产生的同步切换输出偏移现象的波形图。由图中可知当输出缓冲器的输出状态由低电平转换为高电平状态时会造成输出数据信号(简称MD)产生同步切换输出偏移(SSO Skew)现象。而同步切换输出偏移的多寡则由状态改变的数目而定。当同时有很多输出缓冲器的输出状态由低电平转换为高电平状态时，将会造成T1的同步切换输出偏移(SSO Skew)现象。同理，当同时有很多输出缓冲器的输出状态由高电平转换为低电平状态时，将会造成输出数据信号产生如图中T2的同步切换输出偏移现象。
一般来说，现有技术的一选通信号(strobe signal，简称DQS)其上升缘以及下降缘都位于输出数据信号(简称MD)的有效撷取范围的中央位置，用以提供一接收数据装置作为接收数据信号的参考依据。因此当输出入总线同时并列输出大量的数据信号(如动态随机存取内存(DRAM)或是中央处理器(CPU)已经可以达到同时进行64位的数据切换输出)时，同步切换输出偏移的现象再加上不变的选通信号将会使得该接收数据装置所能够接收数据信号的时间边限(time margin)缩小，进而造成该接收数据装置无法接收到数据信号或是接收错误的数据信号。
发明内容
本发明的主要目的在于提供一种选通信号及并列数据信号的输出电路，将同步切换输出偏移(SSO Skew)的程度和选通信号的输出相位取得平衡。
本发明的目的是这样实现的：
本发明公开了一种选通信号输出电路，应用于一并列数据信号的输出过程中，该电路包括：一检测器，其接收该并列数据信号并检测该并列数据信号于第一时间至第二时间的一信号电平变化量，进而根据该信号电平变化量输出控制信号；一信号选择器，耦接于该检测器，其对应该控制信号的控制而从多个相位互异的选通信号中择一与该并列数据信号同时输出。
根据上述构想，本发明选通信号输出电路中还包括第一触发器组，电连接于该检测器，接收脉冲信号及该并列数据信号D0～n，其对应该脉冲信号的电平切换边缘触发而于该第一时间闩锁住该并列数据信号D0～n以输出至该检测器。
根据上述构想，本发明选通信号输出电路中还包括第二触发器组，电连接于该检测器，接收脉冲信号及该第一时间的该并列数据信号，其对应该脉冲信号的电平切换边缘触发而于该第二时间闩锁住该并列数据信号以输出至该检测器。
根据上述构想，本发明选通信号输出电路中该检测器的检测方式为将该信号电平变化量与一阈值相比较，并根据比较结果输出该控制信号。
根据上述构想，本发明选通信号输出电路中还包括一信号延迟器用以接收一选通信号，其为用以将该选通信号转换成该多个相位互异的选通信号。
根据上述构想，本发明选通信号输出电路中该信号延迟器受一控制信号的控制而决定该选通信号的相位延迟程度，至于该控制信号对应该并列数据信号D0～n及选通信号输出所需的驱动力所产生。
根据上述构想，本发明选通信号输出电路中该信号选择器为一多工器。
本发明还公开一种并列数据信号输出电路，应用于一并列数据信号的输出过程中，该电路包括：一检测器，其接收该并列数据信号并检测该并列数据信号于第一时间至第二时间的一信号电平变化量，进而根据该信号电平变化量输出控制信号；一信号选择器，耦接于该检测器，其为对应该控制信号的控制而从多个相位互异的并列数据信号中择一输出。
根据上述构想，本发明并列数据信号输出电路中还包括第一触发器组，电连接于该检测器，接收脉冲信号及该并列数据信号D0～n，其为对应该脉冲信号的电平切换边缘触发而于该第一时间闩锁住该并列数据信号D0～n以输出至该检测器。
根据上述构想，本发明并列数据信号输出电路中还包括第二触发器组，电连接于该检测器，接收脉冲信号及该第一时间的该并列数据信号，其为对应该脉冲信号的电平切换边缘触发而于该第二时间闩锁住该并列数据信号以输出至该检测器。
根据上述构想，本发明并列数据信号输出电路中该检测器的检测方式为将该信号电平变化量与一阈值相比较，并根据比较结果输出该控制信号。
根据上述构想，本发明并列数据信号输出电路中还包括一信号延迟器，接收该第一时间闩锁的并列数据信号，其用以将该第一时间闩锁的并列数据信号转换成该多个相位互异的并列数据信号。
根据上述构想，本发明并列数据信号输出电路中该信号选择器为一多工器。
根据上述构想，本发明并列数据信号输出电路中该并列数据信号与一选通信号同时输出。
附图说明
本发明得利用下列附图及详细说明，得一更深入的了解：
图1为常用输出缓冲器共享电源电极以及接地电压的架构；
图2为输出缓冲器进行切换输出状态时所产生的同步切换输出偏移现象的波形图；
图3(a)、图3(b)为本发明第一较佳实施例的选通信号输出电路的结构示意图；
图4(a)、图4(b)为本发明第二较佳实施例的选通信号输出电路的结构示意图；
图5为本发明第一较佳实施例及第二较佳实施例的数据信号及选通信号的波形图；
图6(a)、图6(b)为本发明第三较佳实施例的并列数据信号输出电路的结构示意图；
图7为本发明的第三较佳实施例的数据信号及选通信号的波形图。
本发明所包括的各组件列示如下：
701--70n：输出缓冲器 L1、L2：寄生电感
MD：数据信号 DQS：选通信号
301：第一触发器组 302：第二触发器组
31：检测器 32：信号选择器
33：信号延迟器 331：第一延迟电路
332：第二延迟电路 34：输出入垫
35：多工器 361：第三触发器组
362：第三触发器组 37：多工器
38：检测器 40：信号延迟器
401：第一延迟电路 402：第二延迟电路
501：第一触发器组 502：第二触发器组
51：检测器 52：信号选择器
53：信号延迟器 531：第一延迟电路
532：第二延迟电路 54：输出入垫
55：多工器 56：第三延迟电路
571：第三触发器组 572：第四触发器组
58：多工器 59：检测器
具体实施方式
为了适应现今计算机系统芯片内部核心的处理频率不断的提升，输出入总线上的传输速度及传输量也随着大幅的提升，因此，在这种情形下，并列数据传输时会发生的数据同步切换输出偏移(Simultaneous Switching OutputSkew，SSO Skew)现象将不能被忽略，因此本发明针对这个问题提出下列几个较佳实施例，使同步切换输出偏移(SSO Skew)的程度能够与选通信号的输出相位取得平衡，使并列数据信号能够正确且快速输出。
请参阅图3(a)，其为本发明第一较佳实施例的选通信号输出电路的结构示意图，本发明的选通信号输出电路主要包括：第一触发器组301、第二触发器组302、检测器31、信号延迟器33及信号选择器32。其运作方式为利用第一触发器组301接收脉冲信号ck及并列数据信号D0--n，于该脉冲信号ck的电平切换边缘触发而闩锁住该并列数据信号的输出数据信号Dx0--n，并将Dx0--n输出至该检测器31。至于第二触发器组302则接收该Dx0-n及时钟信号ck，于脉冲信号ck的电平切换边缘触发而闩锁住该并列数据信号的输出数据信号Dxx0--n，并将Dxx0--n输出至该检测器31。
该检测器31则接收该并列数据信号D0--n目前欲输出的并列数据信号Dx0--n及前一次所输出的并列数据信号Dxx0--n后，以Dx0--n与Dxx0--n相较其信号变化的数目，如果该信号电平变化量超过该并列数据信号所输出信号数量的一半以上(如8位的输出数据信号，其信号电平变化量的个数为5-8)则将其归类成重度转换的群组(heavy switching group)，而输出一高电平控制信号。相对的如果该信号电平变化量低于该并列数据信号所输出信号数量的一半(如8位的输出数据信号，其信号电平变化量的个数为0-4)则将其归类成轻度转换的群组(light switching group)，而输出一低电平元控制信号。而在重度转换的群组中数据同步切换输出偏移会比较严重(会造成Tssoh的偏移时间)，因此，可将选通信号延迟较长的时间(Tdh)用以补偿数据同步切换输出偏移。同理。而在轻度转换的群组中数据同步切换输出偏移会比较不严重(会造成Tssol的偏移时间)，因此，可将选通信号延迟较短的时间(Tdl)用以补偿数据同步切换输出偏移。
该信号延迟器33接收一选通信号(strobe signal)DQS且具有第一延迟电路331及第二延迟电路332，该第一延迟电路331可对应该并列数据信号的轻度转换而对该选通信号进行一短时间(Tdl)的信号延迟而形成第一选通信号。至于该第二延迟电路332则对应该并列数据信号的重度转换而对该选通信号进行较长时间(Tdh)的信号延迟而形成第二选通信号。
因此当该检测器31输出低电平控制信号至信号选择器32(可为一多工器)时，信号选择器32就将第一选通信号输出，用以作为输出该并列数据信号的参考依据。当该检测器31输出高电平控制信号至信号选择器32时，信号选择器32就将第二选通信号输出，用以作为输出该并列数据信号的参考依据。至于该并列数据信号D0--n欲输出的并列数据信号Dx0--n则经由一多工器35进行一虚拟延迟(dummy delay)(其用以补偿信号选择器32的延迟)后，与该选通信号同时由输出入垫(IO Pad)34输出至选通信号输出电路所连接的输出入总线。
另外，上述的电路可再加入第三触发器组361，第四触发器组362及多工器37，而形成图3(b)所示的具有同步双倍数据传输率(Double Data Rate，DDR)的功效。其中，该检测器38分别在脉冲信号(ck)为高电平时检测第一触发器组301以及第二触发器组302的输出差异；在脉冲信号(ck)为低电平时检测第三触发器组361以及第四触发器组362的输出差异。且该多工器37用来接收第一触发器组301及第三触发器组361根据不同时钟信号ck及ckb(脉冲信号ck的互补>所输出的并列数据信号，且于时钟信号ckT/4(脉冲信号ck延迟1/4周期)的上升及下降缘各输出一笔并列数据信号。
请参阅图4(a)，其为本发明第二较佳实施例的选通信号输出电路的结构示意图，其与图3(a)的差异点在于信号延迟器40的第一延迟电路401及第二延迟电路402还另外受一负载控制信号DL所控制，当计算机系统于初始运作状态时，基本输出输入系统(BIOS)会检测到关于该计算机系统于数据信号传输时所需的驱动负载大小(如内存的插槽插接越多条内存则需要越大的驱动负载，相对的产生数据同步切换输出偏移(SSO Skew)的情形也会比较严重)，并将这方面的数据传送给芯片而使芯片根据接收的数据输出该负载控制信号DL至第一延迟电路401及第二延迟电路402。例如当计算机系统只插接一条内存时，该芯片则发出低负载的负载控制信号，进而使得该第一延迟电路401对选通信号DQS进行0.1ns(Tdl)的信号延迟，第二延迟电路402对选通信号DQS进行0.3ns(Tdh)的信号延迟。而当计算机系统同时插接四条内存时，该芯片则发出高负载的负载控制信号，使该第一延迟电路401对选通信号DQS进行0.3ns(Tdl)的信号延迟，第二延迟电路402对选通信号DQS进行0.5ns(Tdh)的信号延迟。请参阅图4(b)，上述的电路可再加入第三触发器组361、第四触发器组362、及多工器37，而具有同步双倍数据传输率(Double Data Rate，DDR)的功效。
请参阅图5，其为本发明的第一较佳实施例及第二较佳实施例的数据信号及选通信号的波形图，图中包括三组的数据信号MD及选通信号DQS，第一组所示的数据信号MD并没有受到同步切换输出偏移(SSO Skew)的影响，而选通信号DQS也于该数据信号MD的中间发出(在一般的输出入总线中，选通信号与数据信号之间相差1/4周期)，至于第二组及第三组虽然有不同程度的同步切换输出偏移产生，但是利用本发明第一较佳实施例及第二较佳实施例的电路都能够动态调整选通信号的延迟时间，使得选通信号与数据信号之间维持接近于相差1/4周期，且对于接收数据信号的设定或是维持时间边限(setup/hold time margin)则维持原本的大小。
请参阅图6(a)，其为本发明第三较佳实施例的并列数据信号输出电路的结构示意图，其主要包括：第一触发器组501、第二触发器组502、检测器51、信号延迟器53及信号选择器52。其与图3(a)所述的第一较佳实施例的差异点在于，信号延迟器53接收由第一触发器组501及第二触发器组502所输出的并列数据信号Dx0--n，而选通信号DQS与第三延迟电路56连接，用以将选通信号DQS进行最长时间Td的相位延迟。
其运作方式为利用第一触发器组501及第二触发器组502接收脉冲信号ck及并列数据信号D0--n，且于该脉冲信号ck的电平切换边缘触发而闩锁住该并列数据信号的输出数据信号Dx0--n及Dxx0--n并将两者输出至该检测器51。
该检测器51则接收Dx0--n及Dxx0--n，以Dx0-n与Dxx0--n相较其信号变化的数目后，根据变化的数目得知该并列数据信号Dx0--n输出后会产生的同步切换输出偏移(SSO Skew)的程度，并与选通信号进行的延迟时间Td相比较，而得到比较结果Th/Tl(即Th/Tl＝Td-(Tssol/Tssoh))，如果该比较结果超过该并列数据信号所输出信号数量的一半以上(如8位的输出数据信号，其信号电平变化量的个数为5-8)则将其归类成重度转换的群组(heavy switching group)，而输出一高电平控制信号。相对的如果该比较结果低于该并列数据信号所输出信号数量的一半(如8位的输出数据信号，其信号电平变化量的个数为0-4)则将其归类成轻度转换的群组(light switchinggroup)，而输出一低电平控制信号。
该信号延迟器53接收并列数据信号Dx0--n且具有第一延迟电路531及第二延迟电路532，该第一延迟电路531可对该并列数据信号Dx0--n进行较长时间(Th)的信号延迟而形成第一并列数据信号。该第二延迟电路532对该并列数据信号Dx0--n进行一较短时间(Tl)的信号延迟而形成第二并列数据信号。
因此当该检测器51输出低电平控制信号至信号选择器52(可为一多工器)时，信号选择器52就将第一并列数据信号输出。当该检测器51输出高电平控制信号至信号选择器52时，信号选择器52就将第二并列数据信号输出。至于该延迟后的选通信号则经由多工器55进行虚拟延迟(dummy delay)后，与该并列数据信号同时由输出入垫(IO Pad)54输出至并列数据信号输出电路所连接的输出入总线。
另外，上述的电路可再加入第三触发器组571、第四触发器组572、及多工器58，而形成图6(b)所示的具有同步双倍数据传输率(Double DataRate，DDR)的功效。其中，该检测器59分别在脉冲信号(ck)为高电平时检测第一触发器组501以及第二触发器组502的输出差异；在脉冲信号(ck)为低电平时检测第三触发器组571以及第四触发器组572的输出差异。且该多工器58用来接收第一触发器组501及第三触发器组57根据不同时钟信号ck及ckb所输出的并列数据信号，并于时钟信号ckT/4的上升及下降缘各输出一笔并列数据信号。
请参阅图7，其为本发明的第三较佳实施例并列数据信号输出电路的数据信号及选通信号的波形图，由图中可知，当重度转换的群组发生时，加上较短时间的信号延迟(Tssoh+Tl)即可补偿选通信号的延迟(Td)。同理，当轻度转换的群组发生时，加上较长时间的信号延迟(Tssol+Th)即可补偿选通信号的延迟(Td)。因此，利用动态调整并列数据信号MD的延迟时间，也可使选通信号与数据信号之间维持相差1/4周期的延迟时间，且对于接收数据信号的设定或是维持时间边限(setup/hold time margin)则维持原本的大小。
综合上面所述，本发明的选通信号输出电路及并列数据输出电路利用动态调整选通信号或是并列数据信号都可减轻同步切换输出偏移(SSO Skew)现象对于同时切换输出并列数据信号的影响。
Claims (10)
1.一种选通信号输出电路，应用于一并列数据信号的输出过程中，其特征在于该电路包括：
第一触发器组，接收第一脉冲信号及该并列数据信号(D0～n)，用以对应该第一脉冲信号的电平切换边缘触发而于第一时间闩锁住该并列数据信号(D0～n)；
第二触发器组，接收该第一脉冲信号及该第一时间闩锁的并列数据信号，用以对应该第一脉冲信号的电平切换边缘触发而于第二时间闩锁住该第一时间闩锁的并列数据信号；
一检测器，电连接于该第一触发器组及该第二触发器组，接收该第一时间闩锁的并列数据信号及该第二时间闩锁的并列数据信号，并检测两者之间的一信号电平变化量，进而根据该信号电平变化量输出一控制信号；
一信号延迟器，用以接收选通信号，将该选通信号转换成多个相位互异的选通信号；以及
一信号选择器，耦接于该检测器及该信号延迟器，用以对应该控制信号的控制而从该多个相位互异的选通信号中择一输出。
2.如权利要求1所述的选通信号输出电路，其特征在于，该检测器的检测方式为将该信号电平变化量与一阈值相比较，并根据比较结果输出该控制信号。
3.如权利要求1所述的选通信号输出电路，其特征在于，该信号延迟器受一负载控制信号的控制而决定该多个相位互异的选通信号的相位延迟程度，至于该负载控制信号对应该并列数据信号(D0～n)及选通信号输出所需的驱动力所产生。
4.如权利要求1所述的选通信号输出电路，其特征在于该电路还包括：
第三触发器组，电连接该检测器，接收与该第一脉冲信号互补的第二脉冲信号及该并列数据信号(D0～n)，用以对应该第二脉冲信号的电平切换边缘触发而于第三时间闩锁住该并列数据信号(D0～n)；以及
第四触发器组，电连接该检测器，接收该第二脉冲信号及该第三时间闩锁的并列数据信号，用以对应该第二脉冲信号的电平切换边缘触发而于第四时间闩锁住该第三时间闩锁的并列数据信号，
其中，该检测器接收该第三时间闩锁的并列数据信号及该第四时间闩锁的并列数据信号，并检测两者之间的另一信号电平变化量，进而根据该另一信号电平变化量输出另一控制信号给该信号选择器。
5.一种并列数据信号输出电路，应用于一并列数据信号的输出过程中，其特征在于该电路包括：
第一触发器组，接收第一脉冲信号及该并列数据信号(D0～n)，用以对应该第一脉冲信号的电平切换边缘触发而于第一时间闩锁住该并列数据信号(D0～n)；
第二触发器组，接收该第一脉冲信号及该第一时间闩锁的并列数据信号，用以对应该第一脉冲信号的电平切换边缘触发而于第二时间闩锁住该第一时间闩锁的并列数据信号；
一检测器，电连接该第一触发器组及该第二触发器组，接收该第一时间闩锁的并列数据信号及该第二时间闩锁的并列数据信号，并检测两者之间的一信号电平变化量，进而根据该信号电平变化量输出一控制信号；
一信号延迟器，接收该第一时间闩锁的并列数据信号，用以将该第一时间闩锁的并列数据信号转换成多个相位互异的并列数据信号；以及
一信号选择器，耦接于该检测器及该信号延迟器，用以对应该控制信号的控制而从该多个相位互异的并列数据信号中择一输出。
6.如权利要求5所述的并列数据信号输出电路，其特征在于，该检测器的检测方式为将该信号电平变化量与一阈值相比较，并根据比较结果输出该控制信号。
7.如权利要求5所述的并列数据信号输出电路，其特征在于，该择一输出的并列数据信号与延迟一特定时间的一选通信号同时输出。
8.如权利要求5所述的并列数据信号输出电路，其特征在于，该信号选择器为一多工器。
9.如权利要求5所述的并列数据信号输出电路，其特征在于该电路还包括：
一第三触发器组，电连接该检测器，接收与该第一脉冲信号互补的一第二脉冲信号及该并列数据信号(D0～n)，用以对应该第二脉冲信号的电平切换边缘触发而于一第三时间闩锁住该并列数据信号(D0～n)；以及
一第四触发器组，电连接该检测器，接收该第二脉冲信号及该第三时间闩锁的并列数据信号，用以对应该第二脉冲信号的电平切换边缘触发而于一第四时间闩锁住该第三时间闩锁的并列数据信号，
其中，该检测器接收该第三时间闩锁的并列数据信号及该第四时间闩锁的并列数据信号，并检测两者之间的另一信号电平变化量，进而根据该另一号电平变化量输出另一控制信号给该信号选择器。
10.如权利要求9所述的并列数据信号输出电路，其特征在于该电路还包括一多工器，电连接该信号延迟器，接收该第一时间闩锁的并列数据信号及该第三时间闩锁的并列数据信号，对应一第三脉冲信号的控制而从该第一时间闩锁的并列数据信号及该第三时间闩锁的并列数据信号中择一输出给该信号延迟器。
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| CN1392464A (zh) | 2003-01-22 |
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