CN102279296B - SOCs测试封装扫描信号输入单元和扫描结果输出单元 - Google Patents

Abstract

SOCs测试封装扫描信号输入单元和扫描结果输出单元，涉及一种SOCs测试封装扫描单元结构，为了解决实现母核和子核的并行测试的不安全问题，SOCs测试封装扫描信号输入单元，它包括一号多路选择器、二号多路选择器、三号多路选择器、一号触发器和二号触发器，它还包括CMOS传输门；SOCs测试封装扫描结果输出单元，它包括四号多路选择器、五号多路选择器、六号多路选择器、七号多路选择器、三号触发器和四号触发器，它还包括CMOS传输门，CMOS传输门包括NMOS管和PMOS管，NMOS管和PMOS管的源极相连作为输入端，漏极相连作为输出端，栅极作为控制端，用于SOCs的测试。

Description

SOCs测试封装扫描信号输入单元和扫描结果输出单元

技术领域

本发明涉及一种SOCs测试封装扫描单元结构。

背景技术

随着集成电路深亚微米制造技术和设计技术的迅速发展，集成电路的规模越来越大，使得原来要由多个芯片才可以实现的复杂系统被集成在单个芯片上成为可能。在这种背景下，系统芯片(System-on-a-Chip，SOC)应运而生。系统芯片又称为片上系统，也就是系统级的集成电路，它可以将原来由多个芯片组成的复杂系统(包括数字电路、模拟电路、信号采集和转换电路、存储器、MPU、DSP、MPEG等)集成在一个芯片上。与传统的电路板级系统相比，SOC消除了芯片间的信号传输延迟，因此避免了电路板上的信号串扰，能够大幅度提高整个系统的工作频率。与此同时，系统芯片在体积、功耗、成本等方面与传统的板级系统相比都占有较大优势，因此近年来被越来越多地应用于各种电子设备，已成为提高互联网络、信息家电、高速计算、多媒体应用及军用电子系统性能的核心器件，是一种具有国家战略意义的实用技术。

随着SOC复杂度的提升，有时为了实现较为复杂的特定功能，某一种IP核内可能又包含多个子IP核，由这样的IP核组成的SOC称之为层次化设计的SOC，简称层次化SOC，其重要思想是“今天的SOC就是明天的IP核”。尽管采用层次化思想设计SOC芯片能够节省设计时间和费用，并能够很快完成复杂SOC芯片的集成，然而这样的设计思想却给测试中如何对子IP核进行测试访问带来了难题，例如如何对层次化SOC中所有的子核和母核进行测试访问，如何实现对层次化SOC的测试调度进而降低整体测试时间等是层次化SOC测试中亟待解决的问题。

由于嵌入在SOC内部的IP核失去了可测性和可控性，为了实现对它的测试访问，目前国际上常采用的方法是在IP核上加载一个测试封装，该测试封装不仅能实现SOC中各个IP核之间的测试隔离，而且能提供IP核测试数据的快速传输通道。IEEE 1500 IP核测试标准中规定了一种可扩展的测试封装结构，旨在标准化IP核测试接口，使得IP核的测试变得方便、高效。测试封装中最重要的单元就是测试接口与IP核功能接口连接的测试封装扫描单元。IEEE1500标准中给出了一种基本的扫描单元，见图7，但是这种扫描单元在层次化SOC中却带来了很多问题，尤其是它不能使子核和母核同时处于测试模式，也就是无法实现子核和母核的并行测试，因此使得层次化SOC的测试时间明显增加。为了解决并行测试问题，图8和图9给出了一种测试封装单元结构，虽然能够实现母核和子核的并行测试，却存在测试的不安全问题。

发明内容

本发明的目的是为了解决目前虽然能够实现母核和子核的并行测试，却存在测试的不安全问题，提供SOCs测试封装扫描信号输入单元和扫描结果输出单元。

SOCs测试封装扫描信号输入单元，它包括一号多路选择器、二号多路选择器、三号多路选择器、一号触发器和二号触发器，它还包括CMOS传输门，功能输入端口的输出端分别连接在一号多路选择器的一个输入端和三号多路选择器的一个输入端，子核测试数据输入端口的输出端连接在二号多路选择器的一个输入端，母核测试数据输入端口的输出端连接在一号多路选择器的另一个输入端，一号多路选择器的输出端连接在一号触发器的输入端，一号触发器的输出端连接在母核测试数据输出端口的输入端，二号多路选择器的输出端连接在二号触发器的输入端，二号触发器的输出端连接在CMOS传输门的输入端和子核测试数据输出端口的输入端，CMOS传输门的输出端连接在三号多路选择器的另一个输入端，三号多路选择器的输出端连接在二号多路选择器的另一个输入端和功能输出端口的输入端；

SOCs测试封装扫描结果输出单元，它包括四号多路选择器、五号多路选择器、六号多路选择器、七号多路选择器、三号触发器和四号触发器，它还包括CMOS传输门，功能输入端口的输出端分别连接在四号多路选择器的一个输入端、五号多路选择器的一个输入端和六号多路选择器的一个输入端，子核测试数据输入端口的输出端连接在五号多路选择器的另一个输入端，五号多路选择器的输出端连接在四号触发器的输入端，四号触发器的输出端连接在子核测试数据输出端口的输入端，母核测试数据输入端口的输出端连接在四号多路选择器的另一个输入端，四号多路选择器的输出端连接在七号多路选择器的一个输入端，七号多路选择器的输出端连接在三号触发器的输入端，三号触发器的输出端分别连接在CMOS传输门的输入端和母核测试数据输出端口的输入端，CMOS传输门的输出端连接在六号多路选择器的另一个输入端，六号多路选择器的输出端分别连接在七号多路选择器的另一个输入端和功能输出端口的输入端。

本发明中的CMOS传输门TG实现了安全控制功能，在增加较小面积开销的情况下，使得层次化SOC中的子核和母核能够并行测试，解决了测试壳单元在测试激励扫描移位过程中的安全移位问题，可以使IP核处于安全状态，大大减小了被测IP核内部逻辑在扫描移位时的频繁跳变产生的无用动态功耗，同时，测试过程中功能路径也没有增加延时，充分保证了测试的安全。

附图说明

图1为本发明测试封装扫描信号输入单元结构示意图，图2为本发明测试封装扫描结果输出单元结构示意图，图3为本发明的COMS传输门控制单元结构示意图，图4为本发明的COMS传输门控制单元逻辑符号示意图，图5为进行本发明测试封装扫描信号输入单元的COMS传输门的四种可选位置技术效果对比时的位置示意图，图6为进行本发明测试封装扫描结果输出单元的COMS传输门的四种可选位置技术效果对比时的位置示意图，图7为IEEE 1500标准规定的典型的边界单元结构，图8为一种并行测试的测试封装扫描信号输入单元，图9为一种并行测试的测试封装扫描结果输出单元。

具体实施方式

具体实施方式一：结合图1说明本实施方式，本实施方式包括一号多路选择器m0、二号多路选择器ml、三号多路选择器m2、一号触发器FF1和二号触发器FF2，它还包括CMOS传输门TG，功能输入端口CFI的输出端分别连接在一号多路选择器m0的一个输入端和三号多路选择器m2的一个输入端，子核测试数据输入端口CTI的输出端连接在二号多路选择器m1的一个输入端，母核测试数据输入端口PTI的输出端连接在一号多路选择器m0的另一个输入端，一号多路选择器m0的输出端连接在一号触发器FF1的输入端，一号触发器FF1的输出端连接在母核测试数据输出端口PTO的输入端，二号多路选择器m1的输出端连接在二号触发器FF2的输入端，二号触发器FF2的输出端连接在CMOS传输门TG的输入端和子核测试数据输出端口CTO的输入端，CMOS传输门TG的输出端连接在三号多路选择器m2的另一个输入端，三号多路选择器m2的输出端连接在二号多路选择器m1的另一个输入端和功能输出端口CFO的输入端。

具体实施方式二：结合图2说明本实施方式，本实施方式包括四号多路选择器m3、五号多路选择器m4、六号多路选择器m5、七号多路选择器m6、三号触发器FF3和四号触发器FF4，它还包括CMOS传输门TG，功能输入端口CFI的输出端分别连接在四号多路选择器m3的一个输入端、五号多路选择器m4的一个输入端和六号多路选择器m5的一个输入端，子核测试数据输入端口CTI的输出端连接在五号多路选择器m4的另一个输入端，五号多路选择器m4的输出端连接在四号触发器FF4的输入端，四号触发器FF4的输出端连接在子核测试数据输出端口CTO的输入端，母核测试数据输入端口PTI的输出端连接在四号多路选择器m3的另一个输入端，四号多路选择器m3的输出端连接在七号多路选择器m6的一个输入端，七号多路选择器m6的输出端连接在三号触发器FF3的输入端，三号触发器FF3的输出端分别连接在CMOS传输门TG的输入端和母核测试数据输出端口PTO的输入端，CMOS传输门TG的输出端连接在六号多路选择器m5的另一个输入端，六号多路选择器m5的输出端分别连接在七号多路选择器m6的另一个输入端和功能输出端口CFO的输入端。

测试封装扫描单元是连接IP核测试接口与功能输入、输出接口的电路，是测试封装完成上述工作模式的直接执行者，用于层次化SOCs的并行测试的测试封装扫描结构，如图1和图2所示，输入扫描单元和输出扫描单元的对外接口一样，内部结构略有不同；CFI、CFO分别代表IP核的功能输入、输出接口；CTI、CTO与子核的TAM相连，代表子核的测试数据的输入、输出接口；PTI、PTO与母核的TAM相连，代表母核的测试数据的输入输出接口。一号触发器FF1、三号触发器FF3用于存储母核的测试数据；二号触发器FF2、四号触发器FF4则用于存储子核的测试数据。

具体实施方式三：结合图3和图4说明本实施方式，具体实施方式一和二中的CMOS传输门TG包括NMOS管TG-1和PMOS管TG-2，NMOS管TG-1的源极和PMOS管TG-2的源极相连作为输入端IN，NMOS管TG-1的漏极和PMOS管TG-2的漏极相连作为输出端OUT，NMOS管TG-1的栅极连接在控制电压GC端，PMOS管TG-2的栅极连接在控制电压/GC端，NMOS管TG-1的衬底连接在电源端VDD，PMOS管TG-2的衬底连接在地端GND。其它组成和连接关系与实施方式一相同。

CMOS传输门是构成各种逻辑电路的一种基本单元电路，CMOS传输门的一个重要作用就是作模拟开关，开关接通时自身的电阻很小，相当于短路，而开关断开时其电阻很大，相当于开路；传输门的开启和关闭是由互补脉冲控制的，当GC＝0，/GC＝1时，传输门关闭，输出端OUT为高阻态(Z态)；当GC＝1，/GC＝0时，传输门开启，OUT＝IN；本发明就是利用传输门的这种性质，在图8和图9的结构上加入传输门。

根据测试封装的功能可知，在移位模式下，测试数据从测试数据输入端口TI(CTI、PTI)经过输入扫描单元，由触发器FF(FF2、FF1)存储后，从测试数据输出端口TO(CTO、PTO)传输到下一个测试扫描单元的输入端口；被测IP核应处于非工作状态，在测试数据移位完成后，进入测试工作模式，从输出端口FO(CFO)进入的测试数据用于验证IP核的功能；与扫描单元的功能输出端口FO(CFO)相连的多路选择器三号多路选择器m2和六号多路选择器m5的输入分别为功能输入端口FI(CFI)和被触发器存储后的测试数据端口TO(CTO、PTO)，也就是此时功能输出端口FO(CFO)既可以与功能输入端口FI(CFI)相连，又可以与测试数据端口TO(CTO、PTO)相连；测试数据的不断移入，使得测试数据端口TO(CTO、PTO)上的数据不断变化；功能输入端口FI(CFI)连接在上一个单元的测试数据输出，这就造成了在测试移位模式下，被测IP核的功能输入端口不断的有无序的数据进入，后果：一、是给被测IP核带来不安全的因素；二、无序进入的数据使得IP核内部电路不停的高低电平翻转，带来巨大的功耗使得IP核温度升高，进一步造成IP核的功能失常或失效。

增加了CMOS传输门后，在不希望无序数据施加给被测IP核时，使传输门工作在高阻状态；当正常的测试数据需要施加给IP核时，使输出门开启。

因此，本发明的SOCs测试封装扫描信号输入单元和扫描结果输出单元既满足了层次化SOCs的并行测试需求，又保证了测试的安全性。

具体实施方式四：结合图5说明本实施方式，本实施方式与实施方式一不同的是CMOS传输门能在电路中1、2、3和4的位置分别设置，其它组成和连接关系与实施方式一相同。

分别在1、2、3和4四个位置处加入CMOS传输门均能满足功能要求，下面分析传输门分别处于四个位置时的情况：

位置1：在移位模式时，将三号多路选择器m2和六号多路选择器m5的状态设置为1，传输门关闭即可保证功能输出端口FO(CFO)为高阻，达到安全和低功耗的目的。但是却造成在IP核功能测试模式时，功能数据需多经过一个传输门才能从功能输出端口FI(CFI)到达功能输出端口FO(CFO)，造成功能数据多一个传输门的延时时间；

位置2：在移位模式时，将三号多路选择器m2和六号多路选择器m5的状态设置为0，传输门关闭即可保证功能输出端口FO(CFO)为高阻，达到安全和低功耗的目的。对输入单元没有影响；对输出单元的外测试模式时使测试数据多一个传输门的延时时间；

位置3：在移位模式时，传输门关闭即可保证功能输出端口FO(CFO)为高阻，达到安全和低功耗的目的，与三号多路选择器m2和六号多路选择器m5的状态设置无关，但是在IP核功能测试模式时，造成功能数据多一个传输门的延时时间；在输入单元的内测时工作模式和输出单元的外测试工作模式造成测试数据多一个传输门的延时时间；

位置4：除包括位置3的特点外，还有一个缺点是无法测试新增加的传输门的工作正常性，使得扫描单元的自测试覆盖率不能达到百分之百。

综合考虑，选择在位置2处插入传输门，改进的测试封装的扫描结构如图1和图2所示，在移位模式时控制传输门使其输出为高阻态，并设置多路选择器三号多路选择器m2和六号多路选择器m5的状态为0，进而使得功能输出端口FO(CFO)为高阻，此时IP核为非工作状态，输入端口没有高低电平的反转，从而使得IP核的动态功耗为零。

Claims (4)

1.SOCs测试封装扫描信号输入单元，它包括一号多路选择器(m0)、二号多路选择器(m1)、三号多路选择器(m2)、一号触发器(FF1)和二号触发器(FF2)，其特征是它还包括CMOS传输门(TG)，功能输入端口(CFI)的输出端分别连接在一号多路选择器(m0)的一个输入端和三号多路选择器(m2)的一个输入端，子核测试数据输入端口(CTI)的输出端连接在二号多路选择器(m1)的一个输入端，母核测试数据输入端口(PTI)的输出端连接在一号多路选择器(m0)的另一个输入端，一号多路选择器(m0)的输出端连接在一号触发器(FF1)的输入端，一号触发器(FF1)的输出端连接在母核测试数据输出端口(PTO)的输入端，二号多路选择器(m1)的输出端连接在二号触发器(FF2)的输入端，二号触发器(FF2)的输出端连接在CMOS传输门(TG)的输入端和子核测试数据输出端口(CTO)的输入端，CMOS传输门(TG)的输出端连接在三号多路选择器(m2)的另一个输入端，三号多路选择器(m2)的输出端连接在二号多路选择器(m1)的另一个输入端和功能输出端口(CFO)的输入端。

2.根据权利要求1所述SOCs测试封装扫描信号输入单元，其特征在于CMOS传输门(TG)包括NMOS管(TG-1)和PMOS管(TG-2)，NMOS管(TG-1)的源极和PMOS管(TG-2)的源极相连作为输入端(IN)，NMOS管(TG-1)的漏极和PMOS管(TG-2)的漏极相连作为输出端(OUT)，NMOS管(TG-1)的栅极连接在第一控制电压端（GC），PMOS管(TG-2)的栅极连接在第二控制电压端（/GC），NMOS管(TG-1)的衬底连接在电源端(VDD)，PMOS管(TG-2)的衬底连接在地端(GND)。

3.SOCs测试封装扫描结果输出单元，它包括四号多路选择器(m3)、五号多路选择器(m4)、六号多路选择器(m5)、七号多路选择器(m6)、三号触发器(FF3)和四号触发器(FF4)，其特征是它还包括CMOS传输门(TG)，功能输入端口(CFI)的输出端分别连接在四号多路选择器(m3)的一个输入端、五号多路选择器(m4)的一个输入端和六号多路选择器(m5)的一个输入端，子核测试数据输入端口(CTI)的输出端连接在五号多路选择器(m4)的另一个输入端，五号多路选择器(m4)的输出端连接在四号触发器(FF4)的输入端，四号触发器(FF4)的输出端连接在子核测试数据输出端口(CTO)的输入端，母核测试数据输入端口(PTI)的输出端连接在四号多路选择器(m3)的另一个输入端，四号多路选择器(m3)的输出端连接在七号多路选择器(m6)的一个输入端，七号多路选择器(m6)的输出端连接在三号触发器(FF3)的输入端，三号触发器(FF3)的输出端分别连接在CMOS传输门(TG)的输入端和母核测试数据输出端口(PTO)的输入端，CMOS传输门(TG)的输出端连接在六号多路选择器(m5)的另一个输入端，六号多路选择器(m5)的输出端分别连接在七号多路选择器(m6)的另一个输入端和功能输出端口(CFO)的输入端。

4.根据权利要求3所述SOCs测试封装扫描结果输出单元，其特征在于CMOS传输门(TG)包括NMOS管(TG-1)和PMOS管(TG-2)，NMOS管(TG-1)的源极和PMOS管(TG-2)的源极相连作为输入端(IN)，NMOS管(TG-1)的漏极和PMOS管(TG-2)的漏极相连作为输出端(OUT)，NMOS管(TG-1)的栅极连接在第一控制电压端（GC），PMOS管(TG-2)的栅极连接在第二控制电压端（/GC），NMOS管(TG-1)的衬底连接在电源端(VDD)，PMOS管(TG-2)的衬底连接在地端(GND)。

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