CN107300666B

CN107300666B - 一种soc片上嵌入式ip硬核的测试访问隔离结构

Info

Publication number: CN107300666B
Application number: CN201710453919.XA
Authority: CN
Inventors: 李俊玲; 颜伟; 沈拉民; 刘才强
Original assignee: Xian Microelectronics Technology Institute
Current assignee: Xian Microelectronics Technology Institute
Priority date: 2017-06-15
Filing date: 2017-06-15
Publication date: 2020-10-30
Anticipated expiration: 2037-06-15
Also published as: CN107300666A

Abstract

本发明提供了一种SOC片上嵌入式IP硬核的测试访问隔离结构，有效降低了控制结构的复杂度，除去功能端口外，只需要具备移位使能SE(scan_enable)、测试模式(wtest_en)、测试时钟(test_clock)、扫描输入/输出(scan_in/scan_out)端口即可完成所有功能。根据不同内外测试环境，可灵活配置隔离扫描链数量；并且本结构具有与通用扫描结构相同的测试控制方法，可以完美的融入已有的扫描测试结构中，在实现嵌入式硬核IP测试隔离功能的同时，大大降低了集成难度，具有很强的可实现性和可操作性。

Description

一种SOC片上嵌入式IP硬核的测试访问隔离结构

【技术领域】

本发明属于集成电路可测性设计技术领域，涉及一种SOC片上嵌入式IP硬核的测试访问隔离结构。

【背景技术】

随着超大规模集成电路的发展，为减少设计开发周期，加快产品上市时间，IP核复用技术被越来越多地应用在芯片设计中。然而，对于SOC系统的可测性设计而言，内嵌IP核的测试开发则面临众多挑战。IP提供商出于知识产权的考虑，往往不对IP使用者公开IP内部结构信息，而硬核IP的“黑盒”特性在增加IP集成者从芯片顶层对IP内部控制难度的同时，内嵌硬IP输入和输出的不可控和不可观测，直接影响到IP核本身及其外围互连逻辑的整体测试覆盖性。如何建立有效的测试隔离结构和测试策略以实现对IP核的测试，是SOC系统可测性设计中亟需解决的关键问题。

2005年，IEEE协会提出了IEEE1500标准，该标准为了解决嵌入式核的测试复用、集成等问题，提出了一种可裁剪的串/并行测试访问机制，通过隔离保护结构及相应的指令集实现对内核、SOC片上互连及电路的测试。然而，尽管通过IEEE1500结构，能够实现对嵌入式IP核的内、外测试，但其结构中涉及指令寄存器、旁路寄存器、边界扫描寄存器以及指令译码等诸多逻辑，它所带来的硬件开销是不容忽视的。同时，由于受控于状态机操作，对于每一个被测IP模块，其隔离外壳须引入较多串行端口，诸如WSI/WSO、SelectWIR、updateWR、shiftWR、captureWR等等，在增加了设计开销的同时，也增加了测试控制的复杂性。

目前，受限于IEEE1500标准的复杂性和过度的硬件开销，多数的IP提供商并未在IP设计中应用IEEE1500隔离结构，而是希望寻求一种集成性强、结构简洁、接口简单的隔离方式，以此为接口实现对硬IP的测试。

【发明内容】

本发明的目的在于提供一种集成性强、易于实现和控制、硬件开销小、结构简洁的SOC片上嵌入式IP硬核的测试访问隔离结构，以实现IP的内、外测试。

为实现上述目的，本发明采用以下技术方案：

一种SOC片上嵌入式IP硬核的测试访问隔离结构，针对嵌入式IP硬核的每一个输入、输出端口设置有边界隔离单元，实现嵌入式IP硬核各端口内外逻辑的隔离；

边界隔离单元由寄存器与多路选通器组成，隔离单元除模式选择控制wtest_en信号和扫描移位使能信号SE以外，共设四个数据输入输出端口，分别是并行数据输入PI，并行数据输出PO，串行数据输入SI，串行数据输出SO；通过将各个边界隔离单元的SI、SO端口串行连接形成隔离扫描链，隔离扫描链充当数据加载和数据捕获的通道，作为嵌入式IP核与SOC片上外围其他电路的隔离结构。

进一步，所述隔离扫描链能够按照单链或多链进行配置，在测试模式、测试时钟和扫描移位使能的控制下，隔离扫描链与片上硬核内外的扫描链同步工作，实现扫描移位和捕获操作。

进一步，所述多路选通器为4选1数据选择器，4个输入端分别作为扫描移位使能信号SE，并行数据输入PI，串行数据输入SI和时钟端。

进一步，所述隔离扫描链按照多链进行配置。

本发明的SOC片上嵌入式IP硬核的测试访问隔离结构，其接口简洁，有效降低了控制结构的复杂度，除去功能端口外，只需要具备移位使能SE(scan_enable)、测试模式(wtest_en)、测试时钟(test_clock)、扫描输入/输出(scan_in/scan_out)端口即可完成所有功能。根据不同内外测试环境，可灵活配置隔离扫描链数量；并且本结构具有与通用扫描结构相同的测试控制方法，可以完美的融入已有的扫描测试结构中，在实现嵌入式硬核IP测试隔离功能的同时，大大降低了集成难度，具有很强的可实现性和可操作性。

本发明和现有技术相比，还具有以下优点：

(1)本发明避免了IEEE1500状态机和指令操作的复杂控制，减小了硬件开销。

(2)本发明提供了嵌入式IP硬核的测试访问通道，通过其外围的边界隔离扫描链的移位和捕获操作，即可实现对硬核IP的内、外测试。

(3)本发明的控制结构与通用扫描结构相兼容，可以很好的融入已有的扫描设计。

(4)本发明的边界隔离单元结构简单，易于实现，同时降低了对功能性能的影响。

(5)本发明的隔离扫描链配置灵活性高，能够有效降低测试数据量。

【附图说明】

图1捕获操作数据流向示意图

图2加载操作数据流向示意图

图3嵌入式IP硬核内测试数据流向示意图

图4嵌入式IP硬核外测试数据流向示意图

图5片上DSP硬核隔离结构应用实例示意图

【具体实施方式】

下面结合附图和具体实施例对本发明作进一步详细描述，但不作为对本发明的限定。

为实现可应用于嵌入式硬核的测试访问隔离结构，本发明的技术解决方案分为边界隔离单元结构设计和隔离扫描链分配及控制两个部分。

(1)边界隔离单元结构设计

边界隔离单元是本发明的一个关键结构，针对嵌入式IP硬核的每一个输入、输出端口，添加边界隔离单元，实现各端口内外逻辑的隔离。边界隔离单元由寄存器与多路选通器组成，除去模式选择控制wtest_en信号和扫描移位使能信号SE以外，隔离单元共有四个数据输入输出端口，分别是并行数据输入PI，并行数据输出PO，串行数据输入SI，串行数据输出SO。其结构如图1、2所示，wtest_en＝‘1’为测试模式，wtest_en＝‘0’为功能操作模式。数据捕获时，隔离寄存器在时钟有效沿采样PI端口的值，并将其通过SO端口输出，如图1所示；当需对硬核输出进行控制时，可通过SI端口对隔离寄存器进行数据施加，并将其加载至PO端口，如图2所示。边界隔离单元可实现功能模式和测试模式的切换，其在功能路径下仅增加一级多路选通结构，集成性强、硬件开销小。通过隔离寄存器的数据加载和捕获，可实现内测试和外测试功能。

(2)隔离扫描链分配及控制

隔离扫描链是通过将各个边界隔离单元的SI、SO端口串行连接而成，并作为嵌入式IP核与SOC片上外围其他电路的隔离结构。在边界隔离单元的支持下，该隔离扫描链可充当数据加载和数据捕获的通道，减少由于硬核的“黑盒”效应带来的对周边逻辑测试覆盖性的影响。依据IP端口的数目多少，隔离扫描链可按照单链或多链进行配置，灵活的配置方式可以有效地提高隔离扫描链与内外扫描链的均衡，减少测试数据量，提高测试效率。在测试模式、测试时钟和扫描移位使能的控制下，隔离扫描链与片上硬核内外的扫描链同步工作，实现扫描移位和捕获操作。

内测试模式下，可由隔离扫描链实现对嵌入式IP硬核输入的控制，并在IP输出端对测试响应进行捕获，硬核IP的内测试数据流向如图2所示。其具体操作序列如下：

(1)置边界隔离单元多路选通控制wtest_en＝‘1’，选通测试模式；

(2)置扫描移位使能信号scan_enable＝‘1’，使边界隔离扫描链处于扫描移位状态，通过其向IP硬核的输入端加载测试激励；

(3)等待若干个扫描测试时钟周期；

(4)置扫描移位使能信号scan_enable＝’0’，将IP硬核的输出管脚状态捕获至输出端隔离寄存器；

(5)置扫描移位使能信号scan_enable＝‘1’，将捕获至隔离寄存器的测试响应通过扫描移位操作输出片外。

同样，该结构在外测试模式下，可选通IP硬核与周边逻辑互连的数据路径，并将其进行捕获至隔离寄存器，之后通过边界扫描链的移位操作将结果移出，实现对嵌入式IP硬核的互连外测试。数据流向如图3所示；其具体操作序列如下：

(2)置扫描移位使能信号scan_enable＝‘0’，使边界隔离扫描链处于扫描捕获状态，选通IP硬核与周边逻辑互连数据路径，并捕获至IP输入端隔离寄存器；

(3)置扫描移位使能信号scan_enable＝’1’，将之前捕获至IP硬核输入端隔离寄存器的状态通过扫描移位操作输出至片外，同时，实现对IP硬核输出端的控制；

(4)等待若干个扫描移位测试时钟周期；

(5)通过扫描输出端口观测互连测试响应。

嵌入式IP硬核外测试数据流向如图4所示。

实施例

在某款0.13um工艺的超大规模SOC芯片上，成功应用了上述隔离结构。该款SOC电路中集成有一块DSP硬核，硬核内部自带可测性设计结构，其中包括有存储器内建自测试以及内部扫描、调试等设计结构。

对于SOC片上外围逻辑而言，DSP硬核为“黑盒”不可见。其输入、输出管脚与片上其他逻辑相互关联，不能做到外部直接可控或可观测，进而影响到硬核本身及其外围逻辑的可测性。为了满足整体测试覆盖性以及对该硬核独立性测试的设计要求，有必要在核周围施加隔离逻辑，这样，不仅可以便于实现芯片的测试诊断，并且能够提高硬核周围相关信号的可控制性和可观测性，以至提高整个SOC片上逻辑的测试覆盖性。该设计中采用了本发明的IP核测试隔离结构，隔离接口逻辑如图5所示。

除时钟、复位以及扫描输入/输出引脚以外，嵌入式DSP硬核的每个输入输出引脚增加有扫描隔离单元，在IP的外围形成了一条链长为581的隔离扫描链，在DSP硬核的测试模式下，隔离链控制信号wtest_en使能为‘1’，输入MUX逻辑选通外部管脚，可以实现从片外对内嵌DSP硬核所有输入信号的直接控制。当对DSP硬核以外的SOC片上逻辑进行扫描测试时，wtest_en信号也使能为‘1’，隔离逻辑MUX选通隔离扫描链输出，能够实现对其他相关联模块的输入控制或输出观测；当SOC处于正常工作模式下，控制信号wtest_en＝‘0’，不影响功能信号的输入输出。通过该结构的移位控制和捕获操作，配合IP内外的扫描结构，利用较少的硬件开销和简单的测试接口，即实现了对IP硬核及顶层逻辑的测试激励施加和测试响应观测。

由于隔离扫描链的存在，能够实现对嵌入式DSP硬核的控制和观测，大大减少了芯片外部的访问难度。测试模式下，对DSP硬核的测试访问接口可以通过对其隔离环的相应管脚与SOC外部功能管脚进行复用得以实现。主要包括：JTAG控制端口、扫描输入(32个)、扫描输出(32个)、隔离扫描输入、隔离扫描输出、测试时钟、以及测试复位等。这样，与DSP硬核的所有输入输出管脚相比，可以大幅降低DSP核测试模式下对外部管脚的需求。

在针对嵌入式DSP硬核外围进行扫描测试时，将隔离扫描链与外部其他扫描链共同集成至同一个嵌入式测试压缩结构，在减少管脚开销的同时，实现了对DSP硬核互连逻辑和外部逻辑的高覆盖性测试。

增加测试隔离结构后，整个SOC的可测性设计实现了硬核内外扫描测试的分离，并有效提高了硬核周围逻辑的测试覆盖性。下表是采用该隔离结构前后芯片覆盖率的对比情况：

可以看到，在本发明结构实施后，芯片的测试覆盖率和故障覆盖率均得到了大幅提升，并且测试向量的数量也得以减少。基于该向量，我们在V93K测试平台上成功实现了对该款SOC电路IP硬核的外测试和内测试，达到了预期的良好效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定专利保护范围。

Claims

1.一种SOC片上嵌入式IP硬核的测试访问隔离结构，其特征在于：针对嵌入式IP硬核的每一个输入、输出端口设置有边界隔离单元，实现嵌入式IP硬核各端口内外逻辑的隔离；

边界隔离单元由隔离寄存器与多路选通器组成，边界隔离单元除模式选择控制wtest_en信号和扫描移位使能信号SE以外，共设四个数据输入输出端口，分别是并行数据输入PI端口，并行数据输出PO端口，串行数据输入SI端口，串行数据输出SO端口；wtest_en=‘1’为测试模式，wtest_en=‘0’为功能操作模式；数据捕获时，隔离寄存器在时钟有效沿采样PI端口的值，并将其通过SO端口输出；当需对硬核输出进行控制时，通过SI端口对隔离寄存器进行数据施加，并将其加载至PO端口；边界隔离单元实现功能模式和测试模式的切换，其在功能路径下仅增加一级多路选通结构，通过隔离寄存器的数据加载和捕获，实现内测试和外测试功能；

通过将各个边界隔离单元的SI、SO端口串行连接形成隔离扫描链；在边界隔离单元的支持下，隔离扫描链充当数据加载和数据捕获的通道，作为嵌入式IP硬核与SOC片上外围其他电路的隔离结构；

所述隔离扫描链能够按照单链或多链进行配置，在测试模式、测试时钟和扫描移位使能的控制下，隔离扫描链与片上硬核内外的扫描链同步工作，实现扫描移位和捕获操作；

所述多路选通器为4选1数据选择器，其4个输入端分别连接扫描移位使能信号SE，并行数据输入PI端口，串行数据输入SI端口和时钟端；

内测试模式下，由隔离扫描链实现对嵌入式IP硬核输入的控制，并在IP输出端对测试响应进行捕获；其具体操作序列如下：

（1）置边界隔离单元多路选通控制wtest_en=‘1’，选通测试模式；

（2）置扫描移位使能信号scan_enable=‘1’，使边界隔离扫描链处于扫描移位状态，通过其向IP硬核的输入端加载测试激励；

（3）等待若干个扫描测试时钟周期；

（4）置扫描移位使能信号scan_enable=‘0’，将IP硬核的输出管脚状态捕获至输出端隔离寄存器；

（5）置扫描移位使能信号scan_enable=‘1’，将捕获至隔离寄存器的测试响应通过扫描移位操作输出片外；

在外测试模式下，选通IP硬核与周边逻辑互连的数据路径，并将其进行捕获至隔离寄存器，之后通过边界扫描链的移位操作将结果移出，实现对嵌入式IP硬核的互连外测试；其具体操作序列如下：

（2）置扫描移位使能信号scan_enable=‘0’，使边界隔离扫描链处于扫描捕获状态，选通IP硬核与周边逻辑互连的数据路径，并捕获至IP输入端隔离寄存器；

（3）置扫描移位使能信号scan_enable=‘1’，将之前捕获至IP硬核输入端隔离寄存器的状态通过扫描移位操作输出至片外，同时，实现对IP硬核输出端的控制；

（4）等待若干个扫描移位测试时钟周期；

（5）通过扫描输出端口观测互连测试响应；

依据IP端口的数目多少，隔离扫描链按照单链或多链进行配置。