CN203012704U - 可实现dsp单板或多板jtag调试的系统 - Google Patents

Abstract

本实用新型公开了一种可实现DSP单板或多板JTAG调试的系统，其中该系统包括多个DSP板；DSP板上设有输入JTAG接口和输出JTAG接口，以及连接在输入JTAG接口和输出JTAG接口之间的开关控制电路；DSP板上串联的第一块DSP芯片连接输入JTAG接口，最后一块DSP芯片连接输出JTAG接口；单板调试时，单个DSP板的输入JTAG接口直接与仿真器连接；多板调试时，多个DSP板通过JTAG互联电缆连接。本实用新型在DSP板间连接JTAG互联电缆即可自动切换为多板调试方式，去掉JTAG互联电缆又成为单板方式，使用十分方便。本实用新型通过板间硬接线的方式还可以防止使用者的误操作，具有较高的可靠性。

Description

可实现DSP单板或多板JTAG调试的系统

技术领域

本实用新型涉及基于JTAG标准的DSP调试，尤其涉及一种可实现DSP单板或多板JTAG调试的系统。

背景技术

目前，在DSP（Digital Signal Processing数字信号处理）系统的调试过程中，用JTAG（Joint Test Action Group联合测试行动小组）进行DSP的硬件功能调试和软件算法验证是目前主流的调试手段。JTAG边界扫描采用了IEEE1149.1标准，该测试标准定义了使用JTAG的硬件结构和工作机制。其优点在于将复杂的电路板测试转变成具有良好的结构性、可以通过软件简单而灵活处理。

JTAG的工作原理可以归结为：在器件内部定义一个TAP(Test AccessPort，测试访问口)，通过专用的JTAG测试工具对内部节点进行测试和调试。其基本思想是在靠近芯片的输入/输出引脚上增加一个移位寄存器单元，也就是边界扫描寄存器(Boundary-Scan Register)。当芯片处于调试状态时，边界扫描寄存器可以将芯片和外围的输入/输出隔离开来。通过边界扫描寄存器单元，可以实现对芯片输入/输出信号的观察和控制。对于芯片的输入引脚，可以通过与之相连的边界扫描寄存器单元把信号(数据)加载到该引脚中去；对于芯片的输出引脚，也可以通过与之相连的边界扫描寄存器“捕获”该引脚上的输出信号。在正常的运行状态下，边界扫描寄存器对芯片来说是透明的，所以正常的运行不会受到任何影响。这样，边界扫描寄存器提供了一种便捷的方式用于观测和控制所需调试的芯片。另外，芯片输入/输出引脚上的边界扫描(移位)寄存器单元可以相互连接起来，任芯片的周围形成一个边界扫描链(Boundary-Scan Chain)。边界扫描链可以串行地输入和输出，通过相应的时钟信号和控制信号，就可以方便地观察和控制处在调试状态下的芯片。

TAP(Test Access Port)是一个通用的端口，通过TAP可以访问芯片提供的所有数据寄存器(DR)和指令寄存器(IR)。对整个TAP的控制是通过TAP控制器(TAP Controller)来完成的。在DSP的JTAG接口中主要有以下6个信号。其中，前4个信号在IEEE1149.1标准里是强制要求的。

◇TCK：时钟信号，为JTAG的操作提供了一个独立的、基本的时钟信号。

◇TMS：模式选择信号。

◇TDI：数据输入信号。

◇TDO：数据输出信号。

◇TRST：复位信号。

◇EMU：仿真输出信号，此信号为集电极开路输出。

JTAG边界扫描是一个主要用于片上电路的测试标准，但实际应用中范围十分广泛。目前JTAG的应用范围主要有两大类：一类用于测试芯片的电气特性，检测芯片是否有问题；另一类用于对各类芯片以及其外围设备进行调试。一个含有JTAG调试接口模块的DSP，只要时钟正常，就可以通过JTAG接口访问DSP的内部寄存器、挂在DSP总线上的设备以及内置模块的寄存器。

由于JTAG接口具有上述的优点，因此目前已广泛应用于DSP系统的调试和测试中。

对于一个由多板，每板包含多个DSP节点组成的系统，传统的JTAG调试方法只能利用单个仿真器对单板内的多个DSP组成的JTAG菊花链进行调试，当需要对多板进行联合调试时，则只能采用多个仿真器独立调试的方式，如图1所示。

但在多板多节点的DSP系统中，JTAG接口主要有以下限制:连接的物理距离有限、单个JTAG接口只支持单板调试。因而在具有多个DSP节点且分布在多个电路板上的情况下，单个JTAG电路无法满足应用的需要。目前无论是国外还是国内，对此问题的解决方法为一般为采用多个JTAG电路、用多套仿真软硬件的方式。这种方式的实现成本较高，达到单个JTAG电路的数倍以上，且适用范围也比较有限，无法满足对多板系统调试有较高同步要求的应用需要。

实用新型内容

本实用新型要解决的技术问题在于针对现有技术中无法对多板多DSP系统进行联合调试的缺陷，提供一种可实现DSP单板或多板JTAG调试的系统。

本实用新型解决其技术问题所采用的技术方案是：

提供一种可实现DSP单板或多板JTAG调试的系统，该系统包括多个DSP板；

所述DSP板上包括多个以菊花链方式串联的DSP芯片；所述DSP板上设有输入JTAG接口和输出JTAG接口，以及连接在所述输入JTAG接口和所述输出JTAG接口之间的开关控制电路；所述DSP板上串联的第一块DSP芯片连接所述输入JTAG接口，最后一块DSP芯片连接所述输出JTAG接口；

单板调试时，单个DSP板的输入JTAG接口直接与仿真器连接，所述开关控制电路控制该板的菊花链闭合，使多个DSP芯片与所述仿真器形成JTAG调试回路；

多板调试时，多个DSP板通过JTAG互联电缆连接，其中第一个DSP板上的输入JTAG接口与仿真器连接，第二个至最后一个DSP板的输入JTAG接口依次通过JTAG互联电缆连接到前一个DSP板的输出JTAG接口，多个DSP板上的所述开关控制电路控制该板的菊花链打开，使多个DSP板之间形成板间菊花链，多个DSP板与所述仿真器形成JTAG调试回路。

本实用新型所述的系统中，所述开关控制电路包括上拉电阻和带有高电平使能控制端的单通道逻辑门；

所述上拉电阻的一端与高电平信号连接，另一端与所述单通道逻辑门的高电平使能控制端连接，该高电平信号使所述单通道逻辑门处于使能状态，该另一端还与所述板间JTAG接口的使能控制引脚连接，当多板调试时，所述使能控制引脚接入低电平信号，使所述单通道逻辑门处于禁能状态；

所述单通道逻辑门的输入端连接DSP板的TDI，输出端连接DSP板的TDO。

本实用新型所述的系统中，所述开关控制电路包括下拉电阻和带有低电平使能控制端的单通道逻辑门；

所述下拉电阻的一端与低电平信号连接，另一端与所述单通道逻辑门的低电平使能控制端连接，该低电平信号使所述单通道逻辑门处于使能状态，该另一端还与所述板间JTAG接口的使能控制引脚连接，当多板调试时，所述使能控制引脚接入高电平信号，使所述单通道逻辑门处于禁能状态；

所述单通道逻辑门的输入端连接DSP板的TDI，输出端连接DSP板的TDO。

本实用新型所述的系统中，所述单通道逻辑门为独立的逻辑器件，或通过FPGA和CPLD器件实现。

本实用新型所述的系统中，所述输入JTAG接口包括IEEE1149.1标准规定的信号引脚/TRST、TCK、TMS、TDI和TDO，以及引脚/EMU、KEY、GND和CTL，其中引脚/EMU为仿真输出信号，该输出信号为集电极开路输出信号，KEY为防错插引脚，GND为板内的信号地，CTL连接前一个DSP板的开关控制电路的使能控制端；

所述输出JTAG接口包括IEEE1149.1标准规定的信号引脚/TRST、TCK、TMS、TDI和TDO，以及引脚/EMU、KEY、GND和EN，其中EN为使能控制引脚，连接所在DSP板的开关控制电路的使能控制端。

本实用新型所述的系统中，每个DSP板上还设有时钟信号驱动电路，与每个DSP芯片的时钟输入引脚连接。

本实用新型解决其技术问题所采用的另一技术方案是：

提供一种多板多DSP的JTAG调试方法，包括以下步骤：

将同一个DSP板中的多块DSP芯片以菊花链的方式串联在一个JTAG链路中；

在每个DSP板中设置输入JTAG接口和输出JTAG接口，以及在所述输入JTAG接口和所述输出JTAG接口之间设置开关控制电路，每个DSP板上串联的第一块DSP芯片连接所述输入JTAG接口，最后一块DSP芯片连接所述输出JTAG接口；

多板调试时，将多个DSP板通过JTAG互联电缆连接，其中第一个DSP板上的输入JTAG接口与仿真器连接，第二个至最后一个DSP板的输入JTAG接口依次通过JTAG互联电缆连接到前一个DSP板的输出JTAG接口，多个DSP板上的所述开关控制电路控制该板的菊花链打开，使多个DSP板之间形成板间菊花链，多个DSP板与所述仿真器形成JTAG调试回路。

本实用新型所述的JTAG调试方法中，还包括步骤：

单板调试时，断开所述JTAG互联电缆连接，单个DSP板的输入JTAG接口直接与所述仿真器连接，所述开关控制电路控制该板的菊花链闭合，使多个DSP芯片与所述仿真器形成JTAG调试回路。

本实用新型所述的JTAG调试方法中，还包括对每个DSP板上的每个DSP芯片进行时钟信号驱动的步骤。

本实用新型产生的有益效果是：本实用新型通过在每个DSP上增设用于板间互联的JTAG接口，包括输入JTAG接口和输出JTAG接口，在DSP板间连接JTAG互联电缆即可自动切换为多板调试方式，去掉JTAG互联电缆又成为单板方式，使用十分方便。本实用新型通过板间硬接线的方式还可以防止使用者的误操作，具有较高的可靠性。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是现有技术中多板多DSP系统的调试结构示意图；

图2是本实用新型实施例中可实现DSP单板或多板JTAG调试的系统在多板调试时的结构示意图；

图3是本实用新型实施例中的单板结构示意图；

图4是本实用新型实施例开关控制电路的实现原理图一；

图5是本实用新型实施例开关控制电路的实现原理图二。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型实施例可实现DSP单板或多板JTAG调试的系统，包括多个DSP板，如图2所示，包括A号板、B号板和C号板，其中，每块DSP板上包括四个DSP芯片，如A号板上的S0、S1、S2和S3。

如图2和图3所示，DSP板上包括多个以菊花链方式串联的DSP芯片；DSP板上设有输入JTAG接口（JTAGIN）和输出JTAG接口（JTAGOUT），以及连接在输入JTAG接口和输出JTAG接口之间的开关控制电路；DSP板上串联的第一块DSP芯片连接输入JTAG接口，最后一块DSP芯片连接输出JTAG接口。

单板调试时，单个DSP板的输入JTAG接口直接与仿真器连接，开关控制电路控制该板的菊花链闭合，使多个DSP芯片与仿真器形成JTAG调试回路；

多板调试时，多个DSP板通过JTAG互联电缆连接，其中第一个DSP板上的输入JTAG接口与仿真器连接，第二个至最后一个DSP板的输入JTAG接口依次通过JTAG互联电缆连接到前一个DSP板的输出JTAG接口，多个DSP板上的开关控制电路控制该板的菊花链打开，使多个DSP板之间形成板间菊花链，多个DSP板与仿真器形成JTAG调试回路。

在本实用新型的一个实施例中，输入JTAG接口（JTAGIN）和输出JTAG接口（JTAGOUT）的接口定义如下表所示：

表1 JTAGIN和JTAGOUT的接口定义表

JTAGIN	信号名	JTAGOUT	信号名
				2脚	/EMU	2脚	/EMU_OUT
6脚	TMS	6脚	TMS_OUT
				8脚	TCK	8脚	TCK_OUT
10脚	/TRST	10脚	/TRST_OUT
				12脚	TDI	12脚	TDI_OUT
14脚	TDO	14脚	TDO_OUT

16脚	CTL	16脚	EN
				3脚	KEY(防错插脚)	5脚	KEY(防错插脚)
其他脚	GND	其他脚	GND

其中JTAGIN的引脚/TRST、TCK、TMS、TDI、TDO为IEEE1149.1标准规定的信号；/EMU为仿真输出信号，此信号为集电极开路输出；KEY为防错插引脚；GND为板内的信号地；JTAGIN的16脚CTL连接前一个DSP板的开关控制电路的单通道逻辑门的使能控制端。

JTAGIN的引脚/TRST_OUT、TCK_OUT、TMS_OUT、TDI_OUT、TDO_OUT为IEEE1149.1标准规定的信号；/EMU为仿真输出信号，此信号为集电极开路输出；KEY为防错插引脚；GND为板内的信号地；JTAGOUT的16脚EN为使能控制引脚，连接所在DSP板的开关控制电路的单通道逻辑门的使能控制端。JTAGIN与JTAGOUT各个信号的互联关系如图3所示。

如图3所示，在单板A号板中，板内的4片DSP芯片的JTAG接口采用菊花链式结构，即第一片的TDO接入第二片TDI，第二片的TDO接入第三片的TDI，两两互联，形成链式结构；考虑到多板级联时DSP数量较多，负载较大，因此，在本实施实例中采用了专用的驱动器G2、G3对TDI、TDO信号进行驱动，增强其负载能力；单板调试时，调试机仿真器接口直接与JTAGIN接口连接即可，以A号板为例，调试机仿真器接口通过JTAG互联电缆与A号板相连，此时A号板与B号板之间的JTAG互联电缆没有连接，其JTAGOUT和JTAGIN之间的开关控制电路为断开，因此A号板处于单板调试（或称为最末节点状态，即此时板上的JTAG信号不再从JTAGOUT传出，而是从JTAGIN直接返回）状态，其TDI、TDO信号自动切换为板内自回路（菊花链）状态，EMU、CLK自动切换为板内直连状态。此时，可实现A号板的JTAG方式独立调试。

根据IEEE1149.1规范的要求，TCK信号、/TRST信号、TMS信号应该采用上拉电阻上拉，确保其处于稳定状态；

由于DSP的TCK时钟最高可达50MHz，因此在单板或多板级联系统中，必须进行逐级驱动。本实用新型的一个实施例中，每个DSP板上还设有时钟信号驱动电路，与每个DSP芯片的时钟输入引脚（TCK）连接。若多板级联系统的级联数>3,单板上DSP>4以上时，为保证TCK时钟能运行于最高频率，且每个DSP节点具有较好的同步特性，需采用专用时钟延时电路进行TCK时钟延的精确调整，缩小整个系统中TCK信号最短的DSP与TCK信号最长的DSP之间的JTAG时钟相位差。因此，在本实施实例中采用了专用的时钟信号驱动电路，确保每一片DSP的TCK输入信号都能满足要求。

/TRST、TMS信号，在单板中，这部分信号同时接入板内的4片DSP，而在多板级联系统中，这部分信号会同时接入所有的DSP，负载较大。因此，在本实施实例中采用了专用的驱动器G4、G5对/TRST、TMS信号进行驱动，增强其负载能力；

/EMU信号，由于DSP的/EMU信号都是集电极开路输出，用带低电平使能的逻辑门G1实现“线或”和级联。不论在单板或多板级联系统中，任何一片DSP的/EMU信号有效都会使能链路上的G1门，这样就将信号一直传递到JTAG的输入最前端。

当需要进行多板JTAG级联时，如图2所示，只需要利用JTAG互联电缆，将仿真器与A号板的JTAGIN互联，A号板的JTAGOUT与B号板的JTAGIN互联，B号板的JTAGOUT与C号板的JTAGIN互联即可。

本实用新型实施例中，如图4所示，开关控制电路包括上拉电阻和带有高电平使能控制端的单通道逻辑门；

上拉电阻的一端与高电平信号连接，另一端与单通道逻辑门的高电平使能控制端连接，该高电平信号使单通道逻辑门处于使能状态。该使能控制端可接电源得到高电平信号，高电平信号还可由FPGA、CPLD或其他可将其驱动为高电平的方式实现。

在单板调试时，通过该单通道逻辑门的导通，板内菊花链闭合，可以形成板内调试回路；该另一端还与板间JTAG接口的使能控制引脚（EN引脚）连接，当多板调试时，接上JTAG互联电缆后，使能控制引脚接入低电平信号，使单通道逻辑门处于禁能状态，板内菊花链打开。

单通道逻辑门的输入端连接DSP板的TDI，输出端连接DSP板的TDO。

如图4所示，为本实用新型开关控制电路的一个具体实施例，利用一片带高电平使能控制信号的单通道逻辑门G6以及板间JTAG互联电缆来实现开关控制；

单通道逻辑门G6的输入信号为A号板内的TDI信号，该信号来自于板内的JTAGIN接口，并通过A号板内JTAGOUT接口的第12引脚（TDI_OUT）引出；

单通道逻辑门G6的输出信号为A号板内的TDO信号，该信号接入第一片DSP（S0）的TDI，并通过A号板内JTAGOUT接口的第14引脚（TDO_OUT）引出；

单通道逻辑门G6的使能信号在板内通过电阻上拉至高电平，并通过A号板内JTAGOUT接口的第16引脚（EN）引出；

当A号板与B号板之间没有通过JTAG互联电缆互联时，G6的使能信号由上拉电阻上拉至高电平，此时逻辑门导通，A号板的TDI信号通过G6接入第一片DSP（S0）的TDI，实现板内JTAG菊花链闭合，此时可进行单板调试；

当A号板与B号板之间通过JTAG电缆互联时，G6的使能信号由B号板内JTAGIN接口的16引脚（CTL）接低电平（GND），此时逻辑门关闭，G6输出为三态；

通过JTAG互联电缆，A号板的TDI信号接入B号板的TDI，B号板的TDO信号接入A号板的TDO，形成两板之间的完整菊花链，构成多板级联JTAG环路，可进行多板联调；

本实用新型实施例可扩展到多个板卡，不限制于两个板卡之间；

涉及到的G6等逻辑门不仅仅可由独立的逻辑器件实现，也可由FPGA、CPLD等器件实现；

G6使能信号接地不仅仅可由接地实现，也可由FPGA、CPLD或其他可将其驱动为低电平的方式实现。

在本实用新型的另一实施例中，开关控制电路包括下拉电阻和带有低电平使能控制端的单通道逻辑门；

下拉电阻的一端与低电平信号连接，另一端与单通道逻辑门的低电平使能控制端连接，该低电平信号使单通道逻辑门处于使能状态，该使能控制端可接地得到低电平信号，低电平信号还可由FPGA、CPLD或其他可将其驱动为低电平的方式实现。

在单板调试时，通过该单通道逻辑门的导通，板内菊花链闭合，可以形成板内JTAG调试回路；该另一端还与板间JTAG接口的使能控制引脚连接，当多板调试时，使能控制引脚接入高电平信号，使单通道逻辑门处于禁能状态；单通道逻辑门的输入端连接DSP板的TDI，输出端连接DSP板的TDO。

本实用新型实施例多板多DSP的JTAG调试方法，基于上述可实现DSP单板或多板JTAG调试的系统，具体包括以下步骤：

将同一个DSP板中的多块DSP芯片以菊花链的方式串联在一个JTAG链路中；

在每个DSP板中设置输入JTAG接口和输出JTAG接口，以及在输入JTAG接口和输出JTAG接口之间设置开关控制电路，每个DSP板上串联的第一块DSP芯片连接输入JTAG接口，最后一块DSP芯片连接输出JTAG接口；

多板调试时，将多个DSP板通过JTAG互联电缆连接，其中第一个DSP板上的输入JTAG接口与仿真器连接，第二个至最后一个DSP板的输入JTAG接口依次通过JTAG互联电缆连接到前一个DSP板的输出JTAG接口，多个DSP板上的开关控制电路控制该板的菊花链打开，使多个DSP板之间形成板间菊花链，多个DSP板与仿真器形成JTAG调试回路。

在单板调试时，断开JTAG互联电缆连接，单个DSP板的输入JTAG接口直接与仿真器连接，开关控制电路控制该板的菊花链闭合，使多个DSP芯片与仿真器形成JTAG调试回路。

由于DSP的TCK时钟最高可达50MHz，因此在单板或多板级联系统中，必须进行逐级驱动，需对每个DSP板上的每个DSP芯片进行时钟信号驱动。具体如何实现时钟驱动上文实施例中已有详细描述，在此不赘述。

本实用新型通过在每个DSP上增设用于板间互联的JTAG接口，包括输入JTAG接口和输出JTAG接口，在DSP板间连接JTAG互联电缆即可自动切换为多板调试方式，去掉JTAG互联电缆又成为单板方式，使用十分方便。本实用新型通过板间硬接线的方式还可以防止使用者的误操作，具有较高的可靠性。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

Claims (6)

1.一种可实现DSP单板或多板JTAG调试的系统，其特征在于，该系统包括多个DSP板；

所述DSP板上包括多个以菊花链方式串联的DSP芯片；所述DSP板上设有输入JTAG接口和输出JTAG接口，以及连接在所述输入JTAG接口和所述输出JTAG接口之间的开关控制电路；所述DSP板上串联的第一块DSP芯片连接所述输入JTAG接口，最后一块DSP芯片连接所述输出JTAG接口；

单板调试时，单个DSP板的输入JTAG接口直接与仿真器连接，所述开关控制电路控制该板的菊花链闭合，使多个DSP芯片与所述仿真器形成JTAG调试回路；

多板调试时，多个DSP板通过JTAG互联电缆连接，其中第一个DSP板上的输入JTAG接口与仿真器连接，第二个至最后一个DSP板的输入JTAG接口依次通过JTAG互联电缆连接到前一个DSP板的输出JTAG接口，多个DSP板上的所述开关控制电路控制该板的菊花链打开，使多个DSP板之间形成板间菊花链，多个DSP板与所述仿真器形成JTAG调试回路。

2.根据权利要求1所述的系统，其特征在于，所述开关控制电路包括上拉电阻和带有高电平使能控制端的单通道逻辑门；

所述上拉电阻的一端与高电平信号连接，另一端与所述单通道逻辑门的高电平使能控制端连接，该高电平信号使所述单通道逻辑门处于使能状态，该另一端还与所述板间JTAG接口的使能控制引脚连接，当多板调试时，所述使能控制引脚接入低电平信号，使所述单通道逻辑门处于禁能状态；

所述单通道逻辑门的输入端连接DSP板的TDI，输出端连接DSP板的TDO。

3.根据权利要求1所述的系统，其特征在于，所述开关控制电路包括下拉电阻和带有低电平使能控制端的单通道逻辑门；

所述下拉电阻的一端与低电平信号连接，另一端与所述单通道逻辑门的低电平使能控制端连接，该低电平信号使所述单通道逻辑门处于使能状态，该另一端还与所述板间JTAG接口的使能控制引脚连接，当多板调试时，所述使能控制引脚接入高电平信号，使所述单通道逻辑门处于禁能状态；

所述单通道逻辑门的输入端连接DSP板的TDI，输出端连接DSP板的TDO。

4.根据权利要求2或3所述的系统，其特征在于，所述单通道逻辑门为独立的逻辑器件，或通过FPGA和CPLD器件实现。

5.根据权利要求2或3所述的系统，其特征在于，所述输入JTAG接口包括IEEE1149.1标准规定的信号引脚/TRST、TCK、TMS、TDI和TDO，以及引脚/EMU、KEY、GND和CTL，其中引脚/EMU为仿真输出信号，该输出信号为集电极开路输出信号，KEY为防错插引脚，GND为板内的信号地，CTL连接前一个DSP板的开关控制电路的使能控制端；

所述输出JTAG接口包括IEEE1149.1标准规定的信号引脚/TRST、TCK、TMS、TDI和TDO，以及引脚/EMU、KEY、GND和EN，其中EN为使能控制引脚，连接所在DSP板的开关控制电路的使能控制端。

6.根据权利要求5所述的系统，其特征在于，每个DSP板上还设有时钟信号驱动电路，与每个DSP芯片的时钟输入引脚连接。

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