JPH032577A - 試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路、更に具体的に云えば、集
積回路に用いられ、境界走査試験構造どなる試験セルに
関する。

従来の技術及び問題点 配線板相互接続技術、表面取イ」【フパッケージ及びＩ
Ｃ密度の分野の進歩により、配線板レベルの試験が可能
であるかどうかは次第に複雑になっている。即込みワイ
ヤ接続部及び両側面配線板の様な高級な配線板相互接続
技術と表面取付Ｇノパッケージとの組合せにより、配線
板の回路内試験に問題が生じた。回路内試験、即ち、最
も普通の配線板レベル試験方法は、配線板の節を物理的
にプローブ探査することが出来るかどうかによっている
。

配線板の密度（板、４二のＩＣの数）が増加するにつれ
て、従来の方法を用いて配線板をプローブ探査する過程
が、物理的に接近出来ない為に、−層困邦になっている
。

ＩＣ密度（チップ上の論理回路のｍ）が増加するにつれ
て、正しい試験の為に必要な試験パターンの数も同じ様
に増加する。回路内試験は、回路内の特定のｒＣを試験
する為に、強制的に入力状態を作る逆駆動方式に頼って
いる。この試験が配線板上の１つのＩＣに適用される時
、その出力バッファが同じ節に結合されている隣接する
■ｃが損傷を受けることがある。隣接づる■ｃを損傷Ｊ
る倶れは、試験を行なうのに要する０１間の長さと共に
増加するが、この時間は、加える試験パタンの数に直接
的な関係を持ち、従ってＩＣ密度に関係する。

この為、業界には、配線根土の特定のＩＣをアクセスづ
“ると共に、隣接のＩＣを損傷づる飼れを伴わずに、特
定のＩＣを試験することが出来る様な試験構造を提供覆
ると云う需要があった。

問題点を解決する為の手段及び作用 この発明では、従来の試験装置に伴なう欠点及び問題を
実質的になくず様な境界走査試験装置を捉供づる。

この発明の境界走査試験装置は、制御バスから供給され
る制御（ｆｆｉ号に応答して、複数個の入力を第１のメ
モリに接続りる第１のマルチプレクリを有する。第１の
メモリの出力が第２のメモリに接続される。第２のメモ
リの出力が、１つ又は更に多くの他の入力と共に、第２
のマルチブレクゆの入力に接続される。第２のマルチプ
レクサが制御バスの別の制御信号によって制御される。

第１のメモリの出力及び第２のメモリの出力が、第１の
マルチプレクサに入力として接続される。

追加の回路を設りて、試験回路に対する入カデタ・スト
リームに対する検査合泪を３Ｉ樟する署名解析の様な高
級な試験の特徴を実施することが出来る。署名解析回路
は不所望の回路を検査合計の計算からマスクすることが
出来るど共に、ブ１」グラム可能な多項式タップ回路と
両立性をもって、署名解析の為の計算を定める。

試験回路は、試験の為に、擬ランダムデータ・スリドー
ムを出力覆−る為のパターン発生回路にもなり得る。パ
ターン発生回路もマスク能力並びにブ［］グラム司能な
多項式タップ能力を石′する。

比較回路を設けて、試験回路に対りるデータ入力を予定
のデータと比較して、特定の試験の特徴を定める為に使
うことの出来る条件を同定することが出来る。特定のデ
ータ人力を比較からマスク−４る為に、「トン１〜ケア
」能力を持た「ることも出来る。

この発明は基本的な境界走査試験に重要／、ｒ追加の能
力を持たせる。更に、この設語は基本試験セルと両立性
を持ら、所望の集積回路を設甜する為の時間を改善する
。

この発明並びにその利点が更にに＜理解される様に、次
に図面について説明り−る。

実　　施　　例 この発明の好ましい実施例は第１図乃至第５図を参照す
れば最もよく叩解されよう。種々の図面では、同様な部
分に同じ参照数字を用いている。

第１図は集積回路（ｒｃ）１０のブロック図を示す。こ
の集積回路の周辺には、ＩＣ１０のアプリクージョン論
理回路１４を通るデータを制御並びに観測り−る為の試
験セル１２ａ乃至１２ｈが配置されている。集積回路１
０が、集積回路１０と伯の集積回路の間の電気接続を行
なう複数個のピン１６を持っている。例として、集積回
路１０は、入力信号ＩＮ１．ＩＮ２．ＩＮ３．１Ｎ４を
受取る４つのピン、及び出ツノ信号０ＵＴ１，０ＵＴ２
．０ＵＴ３．０ＵＴ４を供給ザる４つのピンを持つもの
として示しである。チップに対するこの仙の信号は、直
列データ入力（Ｓｔ’）Ｉ）、ａｉｌｌｌｌバス１７及
び直列データ出力（ＳＤＯ）を含む。

入力信号Ｉ　Ｎ　１−　Ｉ　Ｎ　４が入力バッファ１８
に接続される。このバッファが夫々の試験セル１２ａ乃
至１２ｄに対して出力する。各々の試験セル１２ａ乃至
１２Ｆ）は、ＳＤＩ　　１−８及び５ＤＯ１−９８と記
したそれ自身の直列データ人力及び直列データ出力を持
っている。図示の形式では、ＩＣ１０に対するＳＤＩ入
力が試験セル１２ａの５Ｄ１１に接続される。この後の
けル１２ｂ乃至１２ｈのＳＤＩ入ツノが前のセルのＳＤ
Ｏを受取る。

この為、５ＤＯ１が５ＤＩ２に接続され、５ＤＯ２が５
ＤＩ３に接続されると云う様になる。５ＤＯ８がＩＣ１
０のＳＤＯピンに接続される。制御バス１７が各々の試
験セル１２ａ乃至１２ｆに並列に接続されている。

各々の試験セルはデータ人力（ＤＩＮ）及びブタ出力（
Ｄ　ＯＵ　Ｔ　＞を含む。入力試験セル１２ａ乃至１２
ｄでは、ＤＩＮが夫々バッファ１８の出力に接続され、
ＤＯＵＴがアプリケーション論理回路１４の入力に接続
される。アプリケーション論理回路１４の入力は、入力
ＩＮ”１−ＩＮ４に対応して、ＩＮＩ’　−ＩＮ４’　
と記されている。

ＩＮ”Ｉ’−ＩＮ／４’　は、試験構造を設りな【Ｊれ
ぽ、チップに苅り−る入力である。

アプリケージ３ン論理回路１４からの出力が０ＵＴＩ’
　、０ＵＴ２’　、ＯｔＪ”ｒ３’　、０Ｕ１４’と記
されている。アプリクージョン論理回路の出力０ＵＴＩ
’−０ＵＴ４’　が出力試験ヒル１２Ｃ乃至１２ｈのデ
ータ入力（ＤＩＮ）に接続される。。

出力試験セル１２ｅ乃′！ｆ：１２ｈのデータ出力（］
〕ＯＵ　Ｔ）が、ＯＵ　−１−信ＨＯＵ　Ｔ　１−　Ｏ
Ｕ　−１”　／ｌ　ニ３Ｊ応する出力バッファ２０に接
続される。

試験セル１２ａ乃至１２ｈが、集積回路１０内の非常に
多数の試験機能の基本となっている。ＳＤＩが試験セル
１２ａからＩｃ　　１０に入り、後続の各々のｅル１２
ｂ乃至１２ト）に伝搬し、最後に５ＤＯ８を介して試験
セル１２ト）から出力される。直列データ通路は、各々
の試験セル１２ａ乃至１２［）にデータをジノ１−させ
、その外ヘシ７１〜させる為に使われる。

制御バスが、試験の間、試験セル１２ａ乃至１２ｈの各
々を動作させる信号を供給するが、更に詳しいことは第
２図乃至第３図について説明する。

試験セードにした時、試験セル１２ａ乃至１２ｈは、Ｊ
Ｃｌｏに対丈る並びにそれからのデータの通常の流れを
禁止する。試験モードでは、各々の試験ヒル１２ａ乃至
１２ｈが、その出力に付属する論理節を制御し、その入
力にイ」属する論理節を観測づる。例えば、第１図で、
４つの入力ｌＮ１−ＩＮ４に付属する試験セル１２ａ７
１Ｊ至１２ｄは、ｌＮ１−ＩＮ４人力の論理レベルを観
測すると共に、ＩＮ１’　−ＩＮ４’　出力の論理レベ
ルを制御することが出来る。同様に、４つの出力に接続
された試験セル１２ｅ乃至１２ｈがＯＵ　ｌ−１’ＯＵ
　Ｔ　／Ｉ　’　入力の論理レベルを観測り−ると共に
、ＯＵ　Ｔ　１−ＯＵ　Ｔ　４出力の論理レベルを制御
することが出来る。

第２図には個々の試験セル１２の訂しいブ［１ツク図が
示されている。試験セル１２は３つのデータ入力、即ち
データ入力（ＤＩＮ）、観測可能性データ入力（０１）
Ｉ）及び直列データ入力（ＳＤＩ）を持っている。デー
タ出力（ＤＯＵＴ）と直列データ出力（Ｓ　Ｄ　Ｏ）の
２つのデータ出力かある。制御バス１７は、データ入力
マルチプレクリ選択Δ、Ｂルジスタ・クロック信号（Ｃ
ｌ−Ｋ　）、ラッチ（ｑ能（＋−１ＯＬ　Ｉ）　）及び
データ出力マルチブレクリ−選択（ＤＭＸ）の５つの信
号を右づ−る。

第１のマルチブレクリ２２が、Ｄ形フリップフロップ２
４の出力並びにＤ形うッチ２６の反転出力と共に、ＯＤ
Ｉ及び５ｌ）Ｉ信号を受取る。マルチブレクリ゛２２の
出力がフリップ７０ツブ２４の入力に接続される。ＣＬ
Ｋ信号がノリツブフロップのクロック入力に接続される
。フリツブフ［１ツブ２４の出力がラッチ２６の入力に
接続されると共に、ＳＤＯ信号を発生づる。ラッチ２６
の出力が第２のマルチプレクサ２８の入力に、Ｄ　Ｉ　
Ｎ　（ｌｌｌ’ｉ号と共に接続される。ＨＯＬＤ信号が
ラッチ付能に接続される。マルチプレクサ Ｕ　Ｔ　ｔｉ号になる。マルチブレクリ−２８はＤ　Ｍ
　Ｘ　（Ｚ号によって何面される。

動作について説明すると、１対１マルチプレク４」２２
は、ノリツブフロップ２／Ｉの人力を考えられる４つの
源、即ちＯＤＩ、ＳＤＩ、ノリツブ７０ツブ２４の出力
又はラッチ２６の反転出力の内の１つから選ぶことが出
来る様にＪる。ラッチ２６は、ｌ−１０Ｌ　Ｄ入力に印
加された論理レベルに応じて、フリップ７０ツブ２／１
の出力を伝搬さヒるか又はその現在の状態を保持する様
に制御′することが出来る。、２対１マルチプレクサ２
８は、Ｄ、ＭＸ入力によって加えられた論理レベルに応
じて、ＤＯＵＴ出）〕をＤＩＮ入力又はラッチ２６の出
力によって駆！！ＪＩ′ｇ′ることが出来る様にする。

４対１マルヂブレク’＋　２２　、フリップフロップ２
４、ラッチ２６及び２対１のマルチブレクリの組合せに
より、試験セル１２は４つの同期モード、（ＩＩＪｔ−
）、ロード、シフ１〜、トグル及び休止モードで動作す
ることが出来る。

ロード・モードでは、試験セル１２がＯＤＩ入力の論理
状態をマルチブレフナ２２を介してＤ形フリップ７０ツ
ブ２４にりθツクで送込む。ＯＤ■入力は、試験の間に
観測すべき信号に結合されており、大抵の場合、ＯＤｆ
入力は、試験セルのＤＩＮ入力に接続されているのと同
じ境界（Ｔｈ　；Ｍに取付（プられている。然し、ＯＩ
ｌ［は仙の信号にも接続することが出来る。ロード動作
を行イ１う為、Ａ及びＢ入力が予定のレベルにセラ１〜
され、ＯＩ）Ｉ入力を４対１マルヂブレクリ２２を介し
てフリップフロップ２４に接続することが出来る様にす
る。通常、ラッチ２６に対づるｌ−１０１Ｄ入力は低で
あり、ロード動作の間、ラッチの出力を強制的にその現
在の状態にとずよらせる。

シフ１〜・モードでは、試験セルがＳＤＩ入力の論理状
態をフリップフロップ２４にクロックで通すと共に、こ
の論理状態をＳＤＯ出力から出力する。シフ１−・モー
ドは境界走査通路内にある試験しル１２を一緒に接続し
て、境界走査通路に直列データをシフトしたり、その外
ヘシフ１〜さゼることが出来る様にする。境界走査形式
では、試験セルのＳＤＩ入力が、第１図に示づ一様に、
先行づる試験セルのＳＤＯ出力に結合される。シフｌ−
動作を行なわせる為、Δ及びＢ入力が予定のレベルにセ
ットされ、５ｌ）１人力を４対１マルヂブレクリ−を介
してフリップフロップ２４に接続することが出来る様に
リ−る。通常、ラッチ２６に対するｌ−１ＯＬ　＋）人
力は低に保たれ、シフト動作の間、ラッチの出力を強制
的に現在の状態にと望よらせる。

１〜グル・モードでは、フリップフロップ２４の出力が
、ＳＤＩ又はＯＤ■入力の状態に関係４１＜、ＣＬ　Ｋ
入力の速度で、２つの論理状態の間のトグル動作をりる
。この形式では、ＨＯＬ　Ｄ入力が高論理レベルに設定
されて、ラッチ２６を伺能し、八及び］３３人は、ラッ
チ２６の反転出力が７リツプフロツブ２４に伝搬する様
に設定される。この様に制御入力が設定されると、フリ
ップフロップ２４の出力からラッチ２６の入力へ、並び
にラッチ２６の反転出力からフリップフロップ２４の人
力へのフィードバック通路が形成される。ラッチ２６の
反転出力でｆ−夕が反転されるから、各々のＣＩＫ入力
で、ノリツブノロツブ２／Ｉに反対の論理状態がり［１
ツク動作で形成され、１ヘグル効果を生ずる。

休止モードでは、試験セルは、ＳＤＩ又はＯＤ■入力の
状態に関係なく、ＣＩＫが作用している間、現在の状態
にとずまる。この形式で【よ、ノリツブフロップ２４の
出力が４対１マルチブレク１）２２を通過する。従って
、ノリツブ７０ツブ２４の入力がその出力に接続され、
ことごとくのり［コック入力で、フリップフロップ２４
の現在の状態がリフレッシコーされる様にする。

試験セル１２は「正常１モード又は「試験」モトにりる
ことが出来る。正常モードでは、試験セル１２が、入力
（Ｉ　Ｎ　１−　Ｉ　Ｎ　４．　）及び出力（ＯＵ　Ｔ
　１−　ＯＵ　１−４　）がその中を自由に伝搬するデ
ータ通路を作る。正常モードは、ＤＩＮ信号がマルチプ
レクリ＝２８を介してＤ　ＯＬＪ　Ｔへ通過する様に、
Ｉ）　Ｍ　Ｘ信号を設定することにＪ、って達成される
。正常モードにある間、試験［ル１２は、ｒｃ　　１０
の通常の動作を乱さずに、４つの同＋８１モード（ロー
ド、シフト、体１１ニ又は１ヘグル）のどのモードでも
動作することが出来る。

Δ及び１３人力を介して制御イハ月を出して、試験セル
１２に１１−ド動作を実行させることが出来る。１０一
ド動作により、試験セル１２が、○Ｄｒ入力に存在する
論理レベルを捕捉する。−旦データが捕捉されると、シ
フ＋−ＩＪ作を実施することにより、それを試験セル１
２の外ヘシフトさせることが出来る。ロード動作はＣＬ
、、　Ｋ人力と同期して行なわれる。シフト動作の後、
共型的には、試験セル１２は休止モードに１９帰刀”る
。この能力にＪ、す、試験セル１２は、ＩＣの通常の動
作中、ＩＣの入力及び／又は出力境界信号を標本化し、
検査の為に、このり゛ンプル・データを外ヘシフ１〜さ
ぜることが出来る。通常の動作中に境界データを標本化
することが出来ることにより、試＃セル１２は、高価な
試験装置や外部の試験プローブを使わずに、配線板上の
多重ＩＣの機能的な相互作用を検証づることが出来る。

やはり正常モードにある間、ＤＭＸ入力を介して制御を
出して、試験セル１２により、ＩＣの通常の入力／出力
境界通路に予定の試験データ・ヒツトを挿入することが
出来る。挿入する試験ブタ・どツ１〜がジノ１ル動作に
よってフリップフ［１ツブ２／Ｉにシフトさｌられる。

ラッチ２６に対するＨ○［−１〕入力が高に設定されて
、ノリツブフロップの試験データがラッチを通過して、
２対１マルチブレクザ２８に入力される様にすることが
出来る。試験データを挿入する為、ＤＭＸ入力は、マル
チブレクリ−によつでラッチ２６の出力からの試験デー
タをＤ　ＯｊＪ　Ｔ出力へ伝搬させる様４【レベルに設
定される。試験データが挿入された後、ＤＭ×入力を切
換えて、２対１マルナプレクリ゛２８により通常のデー
タをＤＩＮからｌ）　ＯＵ　Ｔへ伝搬さゼる。

通常の動作中に試験データを挿入Ｊ゛ることか出来るこ
とにＪ：す、試験セルは回路内にある１つ又は更に多く
のＩＣの通常の挙動を修正づることが出来る。この挿入
能力の特定の１つの用途は、配線板の１つ又は更に多く
のＩＣの人力／出力境界に欠陥を伝搬させ、イの欠陥を
検出し−Ｃ補正づることが出来るかどうかを調べること
である。通常の動作中に標本化及び挿入試験機能を実施
する為には、試験セル１２は条１′１の定められｌこ時
点で、制御バス１７から制御を受取らな（プればならな
い。

試験セル１２は、ＩＣ１０の通常の動作を乱ざずに、正
常モードにある間に自己試験を行なうことも出来る。ジ
ノ１ル動作を行なって、ノリツブフロップ２４を既知の
状態に初期設定することが出来る。シフ１ル動作の後、
制御を出して、試験セル１２をＩ　ＣＬ　Ｋの変化の間
、１−グル・モードに入らせる。この変化の間、フリッ
プフロップにはその状態を反転したものがロードされる
。このブタ反転の後、もう１回のシフト動作を実施して
、ノリツブフロップ２４の内容を再生し、反転動作を検
証づる。この試験は、全体的な境界走査通路の完全さと
共に、試験セルのフリップ７０ツブ２４．４対１マルチ
ブレクザ及びラッチ２６の夫々の組合Ｉ！動作を検ｋ）
−する。

試験モードでは、試験セル１２はＤＩＮ入力からＤＯＵ
Ｔ出力への普通のデータの流れを禁止する。ラッチ２６
の出力がＤ　ＯＵ　Ｔ出力に接続される様なレベルにＤ
ＭＸ人力を設定することにより、試験モードに入る。通
常、試験モードに入る前に、試験セル１２は、シフ１〜
・パターンを介して、初期試験パターンを出力するＪ：
うに準備されている、。

普通、試験セル１２は休止状態にあり、１つソッヂに対
−４る）−１０１１）入力が低に設定され、その現在の
出力が保たれる様にする。

試験モードにある間、ロード動作を実行し、試験セル１
２が０１）Ｉ入力に存在する論理レベルを捕捉Ｊる様に
することが出来る。ロード動作はＣＬ　Ｋ人力と同期し
て行なわれる。ロード動作の間、１−１０１Ｄ入力を低
に設定し、１つラッチが現イ１の状態にどマまる様にす
る。同様に、Ｄ　ＯＵ　’ｒ出力が現在の状態にとぐよ
る。これはラッチの出力によって駆動されるからである
。

ロード動作の後、シフ１ル動作を行ない、試験セル１２
がＳＤＩ人力からフリップ７０ツブ２１を通してＳＤＯ
出力へデータをシフ］−するようにする。このシフ１ル
動作により、試験セルが前の［１駆動作の間に捕捉した
データをシフ１〜して出すと共に、次の出力試験データ
をジットして入れて、ＤＯＵＴ出力に印加覆る。シフト
動作はＣ１，−Ｋ入カと同期して行なわれる。シフト動
作の間、ト１０Ｌ　Ｄ人力は低に保ち、ラッチ２６の出
力が現在の状態にとダまる様にする。同様に、ＤＯＵＴ
出力か現在の状態にとずまる。これは、それがラッチの
出力によって駆動されるからである。

ロード及びジノ１−動作順序の後、試験セル１２が休止
モードに後帰し、ｌ−１０Ｌ　Ｄ人力が高に設定され、
ラッチ２６が、フリツブフ（コツプ２４にある新しい出
力試験データで更新される様にする。

ラッチ２６が更新されると、新しい出力試験データがＤ
ＯＵ丁出力出力加される。更新動作の後、８０１０人力
を低に設定して、この後のロード及びシフト動作の間、
ラッチ２６が現在の状態にとずよる様にする。

１−１０Ｌ　Ｄ、［１−ド、シフト及び更新／印加順序
が、ＩＣ試験回路に付属する内部及び外部の論理素子の
境界走査試験の間繰返される。出力試験制御（即ち、ラ
ッチ２６）及び入力試験の観測及びシフト（即ち、ノリ
ツブフロップ２４）に対して別個のメ七り索子を用意す
ることにより、試験しル１２はＩＣの内部論理回路と、
ＩＣの境界に取付Ｅプられた外部の論理回路並びに／又
は配線接続部を同時に試験することが出来る。この特徴
ににって、試験時間がかなり短縮される。

試験モードにある間、試験セル１２は１−グル動作を行
なうことが出来る。ラッチ２６の出力が試験モードの間
、Ｄ　ＯｔＪ　Ｔ出力に結合されているから、トグル動
作を実施する時、ｆ）　ＯＵ　Ｔ出力はＣＬ　Ｋ入力の
速度で１〜グル動作を行なわせることが出来る。第２の
Ｄフリップフロップの代りに１つラッチを使う利点は、
ＨＯＬ　＋）入力を高に設定することにＪ、す、１つラ
ッチはＤフリップフロップのＱ出力を伝搬させることが
出来ることである。１〜グル・モードは単純な試験パタ
ーン発生器として、又は［Ｃ１０の出力バッフ７７２０
のパラメータを測定ゴる為に使うことが出来る。

第３図は１つの入力（ＩＮ）、１つの出力（ＯｔＪＴ）
　、アプリケーション論理回路部分１４、及び２つの試
験セル１２１及び１２ｊからなる境界走査通路を有ゴる
ｒＣの段ｔ１の略図である。アブリケーション論理回路
１４に対する入力が試験セル１２ｉの２対１マルチプレ
クサ２８の出力に接続されていて、ＩＮ’　と記されて
いる。アプリケーション論理回路の出力はＯＵ丁′　と
記されており、試験セル１２ｊのＤＩＮ及びＯＤＩ信号
に接続されている。

ＩＮ入力が入力試験しル１２ｉのｒ）ＩＮ入力に入り、
２対１マルチプレクサ２８を通過し、入力試験セルＤＯ
ＵＴ出力からＩＮ’　を介してアプリクー−ジョン論理
回路１４に出力される。同様に、アプリケーション論理
回路の出力ｏ　ｕ　”ｒ　’　が、出力試験セル１２ｊ
のＤＩＮ人力に入り、２対１マルチブレク号２８を通過
し、出力試験セルのＯＵＴ出力からＯＵＴを介してＦＣ
の出力となる。人力試験セル１２１のＯＤ１入力がＩＣ
の入力（ＩＮ）に取イ」りられており、出力試験セル１
２ｊのＯＤＩ入力がアプリケーション論理回路の出力（
ＯＵＴ’）に取イ」【ノられている。ｒｃのＳＤＩ入力
が入力試験セルの５ｌ）１人力に結合され、ＩＣ直列デ
ータ出力（Ｓ　ｌ）　Ｏ）が出力試験セルの８Ｄｏ出力
に結合されている。直列データ通路が入力試験セル１２
１の出力Ｓ　Ｄ　Ｏと出力試験セル１２ｊのＳＤＩ入力
との間に存在し、データをシフトさせる為の試験ヒルの
間の内部接続部を作っている。制御バス信号（Ａ、Ｂ、
ＣＬＫ、ｌ−１０ＬＩ）及びＤＭＸ）が両方の試験しル
１２ｉ、１２Ｊに接続され、両方が同期的に動作するこ
とが出来る様にしている。

正常モードでは、データがＩＮから入力試験しル１２１
を介してＩＮ’　へ流れ、アプリケーション論理回路１
／Ｉに流れ、アプリケーション論理回路のＯＵＴ’　か
ら出力試験セル１２ｊを介してＯＵＴへ流れる。次に例
によって、試験セル１２１２ｊが、通常の動作中、第３
図のＩＣの境界で標本化及び挿入試験動作を行なう様に
する為に、制御バス１７から出る制御信号の順序につい
て説明する。

標本化動作順序 １）最初に両方の試験セルが正常ニード及び休止し一ド
である。

制御バス：Ｉ）ＭＸ＝Ｏ，［３△−１１，１−１０１−
Ｄ＝０、ＣＩ−Ｋ−活動状態。

−（ＢＡが４対１マルチプレクサ２２に対して出される
選ばれた制御信号に等しい場合）アプリケーション論理
回路のＩＮ’入力がＩＣのＩＮ入力によって駆動される
。

ＩＣのＯＵ　ｌ出力がアプリケーション論理回路のＯＵ
丁′出力によって駆動される。

両方の試験セルの１〕ラツチが現在の状態にどずまる。

両方の試験セルのＤフリップフロップが現るの状態にと
どまる。

２）入力及び出力境界データを捕捉する為に１Ｃｌ−Ｋ
の間ロード・モードに入る。

制御バス：　Ｄ　Ｍ　Ｘ　＝　０１ＢＡ＝０１、ＨＯＩ
−Ｄ＝０．ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵＴ
　’　出ツノによって駆動される。

両方の試験セルのＩ）ラッチが現在の状態にと（′よる
。

両方の試験ヒルの１つノリツブ７０ツブがそのＯＤＩ人
力でクロック動作によって論理レベルになる。

３）捕捉データをシフ］〜シて出づ一為に２０　Ｌ　Ｋ
の間ジノ１〜・モードに入る。

制御バス：　Ｄ　Ｍ　Ｘ　＝　０、Ｂ△−００，１−１
０１−Ｄ−０、ＣＩ　Ｋ＝活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。。

ＩＣのＯＵＴ出力がアプリケーション論理回路のＯｔＪ
　１　’　出力によって駆動される。

両方の試験ヒルのＤラッチが現在の状態にとイまる。

両方の試Ｉｔ？ルのＤフリップフｌ］ツブがＳＤＩ人力
の論理レベルにクロック動作で入る。

／Ｉ）休止モードに入る。試験完了。

制御バス：　ＤＭＸ＝Ｏ１ＢＡ＝１１、ｌ−１０１−Ｄ
＝０、ＣＩ−Ｋ−活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのｏ　ｕ−ｒ出力がアプリクージョン論理回路のＯ
Ｕ　１”　’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとマまる。

両方の試験セルのＤフリップフロップが現在の状態にと
ずまる。

試験データ挿入動作順序 １）最初に両方の試験セルは正常モード及び休止モード
にある。

制御バス：ＤＭＸ＝Ｏ１ＢＡ＝１１、ＨＯＩ−Ｄ＝０、
ＣＬＫ−活動。

アプリクージョン論理回路のＩＮ’入ツノがＩＣのＩＮ
入ツノによって駆動される。

ＩＣのＯＵＩ出力がアプリケーション論理回路のＯｔＪ
　Ｔ　’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にと≦゛まる。

両方の試験セルのＤフリップフロップが現在２／Ｉ の状態にとずまる。

２）挿入Ｊべき試験データをロードづ−る為、２ＣＬ　
Ｋの間シフト・モードに入る。

制御バス：［）ＭＸ＝Ｏ１ｆ３Ａ＝ｏｏ、ｌ−［）ｌ−
ｒ）　−〇　、　ＣＩ、Ｋ　　−ン古　動　。

アプリクージョン論理回路のＩＮ’人力がＩＣのＩＮ入
力によつ′Ｃ駆動される。

−ＩＣの０ＵＴ−出力がアプリケーション論理回路のＯ
ＵＴ’　出力によって駆動される。

両方の試験セルの１〕ラツチが現在の状態にと望よる。

両方の試験セルのＤノリツブフロップがＳＤＩ入力の論
理レベルにクロック動作で入る。

３）休止モードに入り、両方の試験セルのＤラッチを挿
入すべき試験データで更新する。。

制御バス：ＤＭＸ＝Ｏ１ＢＡ＝１１１−１０１−Ｄ＝“
’０，１．０″’、ＣＬＫ−活動。

−アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆ＩＪされる。

−ＩＣのＯＵＴ出力がアプリケーション論理回路の０Ｕ
−Ｆ′出力によって駆動される。

両方の試験セルのＤラッチがＤフリップフロップの論理
レベルに更新される。

両方の試験セルのＤフリップフロップが現在の状態にと
ずまる。

４）休止モードにと望まり、ＤＭＸを高に設定して試験
データを挿入する。

制御バス：　ＤＭＸ＝１．１３Ａ＝１１　、ト１０ＬＤ
＝Ｏ１ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’入力が入力試験ヒル
の１つラッチによって駆動される。

ＩＣのｏ　ｕ−ｒ出力が出力試験セルのＤラッチにＪ：
つて駆動される。

両方の試験セルのＤラッチが現在の状態にとずよる。

両方の試験セルの［）フリップフロップが現在の状態に
とずまる。

５）休止モードにとずまり、ｌ）ＭＸを低に設定して試
験データを取出し、試験を完了する。

制御バス：ＤＭＸ＝Ｏ，Ｂ△−１１、ト１０１Ｄ＝Ｏ，
ＣＩＫ−活動。

７ブリク一シヨン論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣの○（）下出力がアプリクージョン論理回路のＯＵ
　Ｔ　’出力によって駆動される。

両方の試験セルの１つラッチが現在の状態にと９゛まる
。

両方の試験セルの１）フリップフ［コツプが現在の状態
にとマよる。

試験モードの間、試験セル１２１及び１２ｊを通る入力
及び出力データの普通の流れが禁止される。試験モード
では、入力試験セル１２１がアプリケーション論理回路
のＩＮ’　入力を制御して、ＩＣに対重るＩＮ入力を観
測づ−る。同様に、出力試験セル１２ｊがＩＣ１０から
のＯＵ−ｔ−出力を制御して、アプリケーション論理回
路からのＯＵ丁′出力を観測する。次に例によって、試
験セル１２ｉ及び１２ｊに境界走査試験及び出カバソフ
ァ・１〜グル動作を行なわせる為に、制御バスから出る
制御の順序を説明づる。

境界走査試験動作順「 １）最初両方の試験ヒルは正常モード及び休止モードに
ある。

制御バス：ＤＭＸ＝０．ＢΔ−＝１１、ｌ−１０ＬＤ＝
Ｏ，ＣＩ　Ｋ−活動。

アプリクージョン論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのｏ　ｕ−ｒ出力がアプリケーション論理回路のＯ
ＵＴ’　出力によって駆動される。

両方の試！１ルのＤラッチが現在の状態にとりよる。

両方の試験セルのＤフリップフロップが現在の状態にと
マまる。

２）第１の出力試験パターンをシフトして入れる為に、
２ＣＩ　Ｋの間シフ１〜・モードに入る。

制御バス：ＤＭＸ＝Ｏ１１３△−００、ｌ−１０１−Ｄ
＝Ｏ１ＣＩ−Ｋ−活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵＴ
’出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとマよる。

両方の試験セルのＤフリップ７０ツブがＳＤＩ入力の論
理レベルにクロック動作で入る。

３）休止モードに入り、第１の出力試験パタンで１〕ラ
ツチを更新する。

制御バフ、：ＤＭＸ＝Ｏ１ＢΔ−１１、ｌ−１０１，、
−Ｄ−”０，１．Ｏ”　、ＣＬＫ＝活動。

アプリケーション論理回路のＩＮ’人力がＩＣのＩＮ入
力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵＴ
”　出力によって駆動される。

両方の試験セルのＤラッチがＤフリップフｌ］ツブの論
理レベルに更新される。

一両方の試験セルのＤフリップフ［１ツブが現在の状態
にとずよる。

４）休止モードにとダまり、試験−Ｅ−ドに入り、第１
の出力試験パターンを印加する。

制御バス：Ｉ）ＭＸ＝１、［３Ａ−１１、ｌ−１０１Ｄ
−０、ＣＬ　Ｋ−活動。

アプリケーション論理回路のＩＮ’入力が入力試験セル
のＤラッチによって駆動される。

ＩＣのＯＵ　Ｔ出力が出力試験セルのＤラッチによって
駆動される。

両方の試験セルのＤラッチが現在の状態にとト′まる。

一両方の試験セルのＤフリツプフロツプが現在の状態に
とマまる。

５）人力及び出力境界データを捕捉づる為に、Ｉ　ＣＬ
　Ｋの間ロード・［−ドに入る。

制御バス：ＤＭＸ＝１、ＢＡ＝ＯＩ　Ｉ」０ＬＤ＝Ｏ，
Ｃ１−、に−活動。

アプリケーション論理回路のＩＮ’入力が入ツノ試験セ
ルのＤラッチによって駆動される。

ＩＣのＯＵＴ出力が出力試験セルのＤラップによって駆
動される。

両方の試験セルの］〕ラッチが現在の状態にとダよる。

両方の試験セルのＤフリップ７０ツブがその０ｆ）Ｉ入
力の論理レベルにり［１ツク動作で入る。

６）捕捉したデータをシフ１〜して出す−と共に、次の
出力テストパターンをシフ］〜して入れる為に、２ＣＬ
Ｋの間、シフト・し−ドに入る。。

−制御バス：　ＤＩＶＩＸ＝１、ＢＡ＝ＯＯ１ｌ−１０
１−Ｄ＝Ｏ，ＣＬＫ＝Ｆ古　動　。

アプリケーション論理回路のＩＮ’入力が入力試験セル
の１つラッチによって駆動される。

ＩＣのＯｔＪ−１−出力が出力試験セルのＤラッチによ
って駆動される。

両方の試験セルの１〕ラツプが現在の状態にとずよる。

両方の試験ヒルの１つフリップフＩ］ツブがそのＳＤＩ
人力の論理レベルにり［１ツク動作で入る。

７）休止モードに入り、Ｄラッチを更新して次の出力試
験パターンを印加Ｊる。

制御バス：ＤＭＸ＝１、ＢΔ−１１、ｌ−１０１−Ｄ−
’０，１．０”　、ＣＩ　Ｋ−活動。

−アプリケーション論理回路のＩＮ’人力が入ツノ試験
セルのＤラッチによって駆動される。

１ＣのＯＵ　’−ｒ出力が出力試験セルの１〕ラツチに
Ｊ：って駆動される。

両方の試験セルのＤラッチがＤフリップフロップの論理
レベルに更新される。

両方の試験セルのＤノリツブノロツブが現在の状態にと
望まる。

８）境界試験が完了するまで、■稈５乃至７を繰返し、
その後制御を出して、正常モード及び休止モード（■稈
１）に復帰する。

出力バッファ・トグル動作順序 １）最初に両方の試験セルは正常モード及び休止モード
である。

制御バス：ＤＭＸ＝０．ＢＡ＝１１、ｌ−１０ＬＤ−０
、ＣＩＫ−活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵＴ
’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとずまる３、 両方の試験セルの１〕ノリツブフロツプが現在の状態に
と９まる。

２）出力バッファ・１〜グル・パターンをシフトして入
れる為に、２ＣＩ　Ｋの間シフト・［−ドに入る。

制御バ）、：ＤＭＸ＝Ｏ１ＢＡ＝ＯＯ１ｌ−１０１，−
Ｄ＝＝Ｏ，ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のｏ　ｕ
　−ｒ　’出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとりよる。

両方の試験セルのＤフリップフロップがそのＳＤＩ入ツ
ノの論理レベルにクロック動作で入る。１３）休止モー
ドに入り、出力試験パターンでＤラッチを更新する。

制御バス：ＤＭＸ＝Ｏ，ＢＡ＝１１、ＨＯＬＤ　＝＝“
’０，１．０”、ＣＩ　Ｋ−活動。

アプリケーション論理回路のＩＮ’入力が１ＣのＩＮ入
力にＪ：って駆動される。

ｌＣのＯＵ　Ｔ出力がアプリケーション論理回路のＯＵ
Ｔ’　出力によって駆動される。

両方の試験セルのＤラッチがＤノリツブフロップの論理
レベルに更新される。

両方の試験セルの１〕ノリツブ７０ツブが現在の状態に
とずよる。

４）休止ｔ−ドにど望まり、試験モードに入り、出力試
験パターンを印加する。

制御バス：ＤＭＸ＝１、ＢＡ＝１１、ト１０ＬＤ＝ＯＸ
ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’入力が入力試験セル
のＤラッチによって駆動される。

ＩＣのＯＵＴ出力が出力試験セルのＤラッチによって駆
動される。

両方の試験セルのＤラッチが現在の状態にと望まる。

両方の試験セルのＤフリップフロップが現在の状態にと
ずまる。

５）トグル・モードに入り、ＨＯＬＤ入力を高に設定し
、トグル試験を開始づ゛る（Ｎ個のり［ｌツク入ツノに
対し）。

制御バス：ＤＭＸ＝１、ＢΔ−１０，１」０ＩＤ−１、
ｃＬＫ−活動、。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルの１〕ラツチによって駆動される。

ＩＣのＯＵＴ出力が出力試験セルのＤラッチによって駆
動される。

両方の試験セルのＤラッチがＤノリツブフ１」ツブから
のデータをＤ　ＯＬＪ　Ｔ出力へ通過させる。

−両方の試Ｍ　セルのＤフリツプフＩ’ｌツブがり［ｌ
ツク動作でＱ−Ｄラッチ出力を入れる。

６）休止モードに入り、ｌ］Ｏｉ　Ｄ及び１．）　Ｍ’
　Ｘ入力を低に設定し、１〜グル試験を完了する。

制御バス：　ＤＭＸ＝０．ＢＡ＝１１、ｊ−１０１−１
）＝０．ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。。

ＩＣのＯＵ−’Ｉ−出力がアプリケーション論理回路の
ｏｔｒｙ’　出力によって駆動される。

一両方の試験セルの１）ラッチが現在の状態にと寸゛ま
る。

一両方の試験セルのＤフリップフロップが現在の状態に
とずまる。

注意：第３図で、トグル試験の間、入力試験セルのトグ
ル動作をしたくない場合、別個のＨＣｌ−Ｄ入力を使っ
て、出力試験ヒルがトグル動作をする間、入力試験セル
の出力を強制的に静止状態にすることが出来る。同様に
、別個の制御（△及び８〉ににつて、出力試験セルが１
ヘグル仙作をしている間、入力試験セルを休止モードに
することが出来る。

次に第４ａ図には、好ましい実施例の両方向試験セル３
０のブロック図が示されている。両方向試験セル３０は
入力／出力ピンと関連して使うことが出来、これを介し
て信号が両方向に通ることが出来る。両方向［ル３０は
第２図に示ザ試験セル１２を基本セルとして使い、両方
向動作を行なわける為の追加の回路を設りである。具体
的に云うと、両方向セル３０が追加の３つのマルチプレ
クザ３２，３４．３６を有する。第１のマルチプレクサ
３２は２つの人力５ＹＳＧ（システム３状態付能）及び
ＴＳ’ＴＧ（試験３状態イ］能）を右する。このマルチ
プレクサノがＳ　Ｅ　Ｉ−Ｇ　（何面選択）信号によっ
て制御される。この信号が、２つの人力の一方を選択す
る。第１のマルチブレクリ３２の出力がＯＢＧ　（出カ
バツノ７３状態イ４能）である。０１３Ｇ信号がＩＣの
３状態出力バツノアの出力状態を制御覆る。

第２のマルヂブレク′ＩＪ３４がＤＩＮＡ信号及びＤｉ
ＮＢ信号と云う２つの入力を受取る。マルチブレクリ３
４がマルチプレクサ３２の出力、即りしＯＢＧ信号によ
って制御１される。Ｌ）　ｒ　Ｎ△人力はＩＣのアプリ
ケーション論理回路１４の出力であり、ＤｒＮＢ入力は
Ｉ１０バッファからの外部入力である。マルチブレラ１
ノ３２からのＯＢＧ信号出力を使って、マルチプレクサ
の３４の人力を選択する。

第３のマルチプレクサ３６は、ＤＩＮＡと、基本試験セ
ル１２のラッチ２６からの非反転出カフ （ＬＱ）と云う２つの入力を持っている。第３のマルチ
プレクサ３６がＤＭＸ信号によって制御される。

第２のマルチプレクυ３４の出力が基本試験セル１２の
０１．）　Ｉ入力に接続される。第３のマルチブレフナ
３６の出力はＤ　ＯＵ　Ｔ△と記されてＪ３つ、基本試
験セル１２からのＤＯＵＴ信号がＤＯＵＴＢと記されて
いる。

動作について説明すると、ＯＢＧ出力が、ＳＥ［Ｇ入力
が低である時、５ＹＳＧ入力（正常モード３状態制御人
力）によって駆動される。Ｓ　Ｆ　ｌ−Ｇ入力が高であ
る時、第１のマルチプレクサ３２のＯＢＧ出力がＴＳＴ
Ｇ人力（試験モード３状態制御入力）によって駆動され
る。第４ａ図では、ＯＢＧ信号の低出力により、出力バ
ッファが作動し、ＯＢ　０４Ｍ号の高出力が出カバツノ
１を３状態にすると仮定している。

第２のマルチプレクサ−３４が第１のマルチプレクｖ３
２からのＯＢＧ出力によって制御される。

第２のマルチプレクサの目的は、２つのデータ入力１〕
ＩＮ△又はＤＩＮＢの一方を基本試験セルのＯＤ１入力
に結合して、ロード動作の間、適当な信号を標本化づる
ことが出来る様にすることである。第２のマルチブレク
リ３４に対するＤＩＮ△入力はアプリケーション論理回
路からの出力である。第２のマルチプレクサの選択人力
ＯＲＧが低に設定されていて、アプリケーション論理回
路からの出力動作を示す助、ＤＩＮ△信号が基本試験セ
ル１２の０１）Ｉ入力に結合され、ロード動作の間、標
本化することが出来る。第２のマルヂブレク１すの選択
人力ＯＢＧが高に設定されでいて、アプリケーション論
理回路に対する入力動作を示Ｊ時、Ｄ　Ｉ　Ｎ　１３信
号が試験セル１２のＯＤ１入力に結合され、ロード動作
の間、標本化することが出来る。第３のマルチプレクサ
３６が試験セル１２にも送られるＤＭＸ信号にＪ：って
制ｍされる。試験セル１２のＬＱ出力が、試験セル１２
の内部にあるＤラッチ２６の出力である。Ｌ　Ｑ出力は
、ロード及びシフ１ル動作の間、Ｄ○Ｕ　ｌ−△出力信
号を試験モードで一定に保持Ｊ−ることか出来る様にず
る。試ｉ　ｔル１２及び第３のマルチプレクサ３６に対
するＤＭＸ入力が低に設定されている時、両方向セル３
０は正常モードである。正常モードでは、Ｉ）　Ｉ　Ｎ
Δ出力が第３のマルチプレクサ３６を通過し、セルのＤ
ＯＵ丁Ａ出力から出力され、■１０バッファの出力バッ
フ７部分に対し、アプリケーション論理回路１４からの
通常のデータ出力通路を設定する。同様に、正常モード
では、ＤＩＮＢ入力が試験セル１２の中にある２カ１１
マルチブレクリ″２８を通過し、セルのＤ　ＯＵ　Ｔ　
Ｂ出力から出力され、Ｉ１０バッファの入力バッファ部
分からアプリケーション論理回路１４への通常のデータ
入力通路を設定する。

試験セル１２及び第３のマルチプレクサ３６に対す−る
ＤＭＸ入力が高に設定されている時、両方向試験セル３
０は試験モードになる。試験モードでは、試験セルのＩ
Ｑ試験データ出力が第３のマルチプレクサ３６を通過し
、セルのＤＯＵ王Δ出力から出力され、試験セル１２か
らＩ１０バッファの出力バラフン・部分への試験データ
出力通路を設定する。同様に、試験モードにある時、内
ｔｌｌｓＨ代験セルのＩＱ試験データ出力が試験セルの
内部の２対１マルチプレクサ２８を通過し、試験セル１
２のＤＯＵＴＢ出力から出力され、試ｗＡｔル１２から
アプリケーション論理回路１４へのデータ出力通路を設
定する。

第４ｂ図には、両方向バッファ及びアプリケジョン論理
回路１４の間に接続された両方向試験セル３０のブロッ
ク図が示されている。データ出力動作を実施する時、出
力バッファ３８がＯＢＧによって性能される。正常モー
ドでは、アプリケーション論理回路１４からのデータが
ＤＩＮ八入へから両方向試験セル３０を通過し、ＤＯＵ
ＴＡ出力から出力バッフ７３８に結合される。試験モー
ドでは、両方向試験セル３０に記憶されて（Ｘる試験デ
ータがＤ　ＯｔＪ　Ｔ　Ａ出力を介して出力）＼ツファ
に供給され、出力バッファ３８を通過して、Ｉ１０ビン
４０に印加される。

データ入力動作を実施ツ゛る時、出力バッファが０１３
　Ｇ信号ににり高インピーダンス状態になる。。

正常モードでは、Ｉ１０ピン４０からのデータが入力バ
ッファ４１及びＤＩＮＢ入力を介して両方向試験セル３
０に入り、試験セル３０を通過し、ＤＯＵＴＢ出力を介
してアプリケーション論理回路に印加される。試験モー
ドでは、試験セル３０に記憶されている試験データがＤ
　ＯＵ　Ｔ　Ｂ出力からアプリケーション論理回路に印
加される。

第５図には試験セル１２の特定の構成を示す回路図が示
されている。この構成はマルチプレクサ２２．２８、Ｄ
フロップ２４及びラッチ２６を有する。

第１のマルチブレクリ２２は独立の６つの入力信号を持
っている。５ｔ）Ｉ信号がカスケード接続の２つのイン
バータ１０８．１１０に入力される。

その結果インバータ１１０から出る出力が伝送ゲート１
１２に入力される。伝送ゲートは、Ｐチャンネル形１〜
ランジスタのソース及びドレインの両方をＮチャンネル
形トランジスタに結合することによって形成される。伝
送ゲート１１２の出力が伝送ゲート１１４の出力並びに
伝送ゲート１１６の入力に結合されている。同様に、伝
送グー１−１１６の出力が伝送グー１−１２２の出力及
びカスケト接続の１対のインバータ１１８，１２０の人
力に結合されている。インパーク１２０の出力がマルチ
プレクサ２２の最終的な出力を表わす。

マルヂブレク４ノ２２にり・１する０１）１入力が伝送
グー１〜１１４に接続されている。伝送グー１−１１４
の出力が伝送グー１〜１１２の出力及び伝送ケト１１６
の入力に結合されている。

マルチプレクサ２２に対する第３の入力がラッチ２６の
反転出力である。この信号が伝送グー１〜１２４に人力
される。伝送グー１〜１２／Ｉの出力が伝送グーｈ　１
２６の出力及び伝送グー１〜１２２の入力に結合されて
いる。

マルチプレクサノ２２に対する第４の入力がＤフリップ
７０ツブ２／Ｉの出力である。この信号が伝送グー１〜
１２６に入力される。伝送グー１〜１２６の出力が伝送
グー１〜１２４の出力及び伝送グー１−１２２の入力に
結合されている。この結果伝送グーｌ−１２２から出る
出力が伝送グー１〜１１６の出力に結合されている。

マルチプレクサ２２の残りの２つの入力が、マルヂブレ
ク′ｖ２２の中にある神々の伝送ゲートに対する選択信
号として作用する。先ず入力信号Ａがインバータ１２８
に接続される。インバータ１２８の出力がインバータ１
３０の入力に接続される。インバータ１２８の出力は更
に伝送ゲート１１４．１２６のＰヂ１７ンネル形ゲート
にも接続される。同じ出力が伝送グー１〜１１２　１２
４のＮチャンネル形ゲートに接続される。インバータ１
３０の出ツノが伝送グー＋−１１２，１２４の（）チャ
ンネル形ゲート及び伝送ゲート１１４，１２６のＮチ１
７ンネル形グー１〜に接続される。

マルチプレクサ２２に対するＢ入力も選択信号として使
われる。８人力がインバータ１３２に接続される。イン
バータ１３２の出力がインバータ１３４に接続される。

更にインパーク１３２の出力が伝送ゲート１２２のＰチ
ャンネル形グー１〜及び伝送グー１−１１６のＮヂｔ７
ンネル形グー１〜に接続される。インバータ１３４の出
力が伝送ゲート１２２のＮヂ１１ンネル形ゲー１〜及び
伝送グー１〜１１６のＰチャンネル形グー１〜に接続さ
れる。

Ｄフリップ７０ツブ２４がクロック人力ＣＬＫ及びマル
チプレクサ２２の出力の両方に接続されている。Ｄフリ
ップフロップ２４の中では、り［Ｊツク信号がインバー
タ１４．０に人力され、その出力を使ってＮ−／−レノ
ネル形１ヘランジスタ１４２のグーｊ〜を制御する。ク
ロック信号はＮチャンネル形］・ランジスタ１４４のゲ
ートを制御づる為にも使われる。Ｄフリップ７０ツブ２
４の１〕人力がＮヂャンネル形１〜ランジスタ１／Ｉ２
の第１のソース／ドレインに接続される。１ヘランジス
タ１／Ｉ２の第２のソース／ドレインがインバータ１４
６の入力に接続される。インバータ１４６の出力がＮチ
ャンネル形１〜ランジスタ１４４の第１のソース／トレ
インに接続されると共に、インバータ１４８の入力に接
続される。インバータ１４８の出力がインバータ１／４
６の入力に接続される。１〜ランジスタ１４４の第２の
ソース／ドレインがインペラ１５０の入力に接続される
３、インバータ１５０の出力がインバータ１５２の入力
及びインバータ１５４の入力に接続される。インバータ
１５４の出力がインバータ１５０の入力に接続される。

インバータ１５０の出力は伝送グーｈ　１２６の入力に
も接続されている。インバータ１５２の出力がＤフリッ
プフロップ２４の反転出力である。Ｄフリップフロップ
２４の反転出力がインバータ１５６に入力される。イン
バータ１５６の出力が試験ロルのＳＤＯ出力である。

Ｄフリップフロップの出力（インバータ１５０の出力）
がラッチ２６の０人ツノに接続されている。

この入力がＮチャンネル形トランジスタ１６０の第１の
ソース／ドレインに接続される。Ｎチャンネル形１〜ラ
ンジスタ１　’６０の第２のソース／トレインがインバ
ータ１６２の入力に接続される。ラッチ２６の中では、
インバータ１６２の出力がインバータ１６６の人力及び
インバータ１６４の入力に接続されている。インバータ
１６６の出力がインバータ１６２の入力に接続されてい
る。インバータ１６２の出力はラッチ２６の反転出力を
表わず。前に述べた様に、この反転出力が伝送ゲート１
２４を介してマルチブレクｖ−２２に接続される。イン
バータ１６４の出力がラッチ２６の非反転出ツノを表わ
し、これがマルチプレクサ２８に接続されている。ラッ
チ２６は、Ｎチャンネル形トランジスタ１６０のベース
に対する保持電圧入力によってるす御される。

試験セルの中にある第２のマルチプレクサ２８はＤＩＮ
、インバータ１６４の出力及びＤＭＸと云う３つの別々
の入力を持っている。ＤＩＮ信号がＰブ］・ンネル形１
〜ランジスタ１７０及びＮチ１７ンネル形トランジスタ
１７２のそれぞれ一方のゲートに接続される。インバー
タ１６４の出力がＰブー１１ンネル形１〜ランジスタ１
８２、Ｎチ１７ンネル形１〜ランジスタ１８４のグー１
へに接続される。ＤＭＸ人力がＮチャンネル形（ヘラン
ジスタ１７４１７６．１７８のグーＩ〜とＰチ１１ンネ
ル形トランジスタ１８０のグー１〜に接続される。Ｎチ
ャンネル形トランジスタ１７８の第１のソース／ドレイ
ンがｖＣＣに接続され、第２のソース／トレインが節１
９６に接続される。同様に、Ｎチ１１ンネル形トランジ
スタ１７６の第１のソース／ドレインがアースに接続さ
れ、第２のソース／ドレインが節１９６に接続される。

更に節１９６がＰチャンネル形１−ランジスタ１８８の
ゲートとＮチャンネル形トランジスタ１８６のゲートに
接続される。Ｐチャンネル形トランジスタ１８８及び１
８０の第１のソース／ドレインが結合され、Ｖｏｏに接
続されている。Ｐチャンネル形トランジスタ１８８゜’
１８０の第２のソース／ドレインが夫々Ｐチャンネル形
トランジスタ１８２，１７０の第１のソース／ドレイン
に接続される。Ｐヂトンネル形トランジスタ１８２．１
７０の第２のソース／ドレインが結合され、節１９４に
接続される。Ｎチャンネル形ｉ〜ランジスタ１８４，１
７２の第１のソース／ドレインが結合され、節１９４に
接続される。

Ｎチャンネル形［ヘランジスタ１８７１１．，１７２の
第２のソース／ドレインが、夫々Ｎチャンネル形トラン
ジスタ１７／１．．１８６の第１のソース／トレインに
接続される。ＮｆＰンネル形１〜ランジスタ１７４．１
８６の第２のソース／ドレインがアスに接続される。節
１９４がＮチャンネル形１〜ランジスタ１９２．１９０
のグー１−に接続される。

Ｎチャンネル形１〜ランジスタ１９２の第１のラス／ド
レインがｖｃｃに接続される。ＮヂＶンネル形ｊ−ラン
ジスタ１９２の第２のソース／ドレインがＮ　ｆ−ｐン
ネル形トランジスタ１９０の第１のソース／ドレインに
接続され、この絹含ゼ信号が試験セルのＤＯＵ王信号を
表ね′？ＩｏＮチャンネル形トランジスタ１９０の第２
のソース／ドレインがアースに接続される。

この発明は観測能力データ入力（ＯＤＩ）に高速性能を
持ち、シフト・データ人力（Ｓｔ）Ｉ）の保持時間をゼ
ロに保ち、ＳＤＩの設定時間を増加し、クロックの変化
からＳＤＯ出力までの伝搬の遅延を増加づる。ＳＤＩの
保持肋間がゼロであることにより、カスケード形式の場
合の異常４′データ伝搬の問題がなくなる。ＳＤＩの設
定１１４間が大きいこと並びにクロックからＱまでの遅
延を若干増加したことにより、クロックのス４：コーの
余裕を高め、こうして試験セルの種々の部品の間のスギ
コーによる伝搬誤差をなくす。

直列データ入力を遅くし、こうして設定時間を長くする
為に、第１のマルチプレクサ２２には２つの弱いインバ
ータ１０８．１１０を使っている。

こう云うインバータはＳＤＩ入力にだけ使われるから、
この方法により、ＯＤＩ入力の性能の低下が入込むこと
はない。ＳＤＯへの出ノＪ通路に別の２つのインバータ
１５０，１５２を挿入して、クロックからＱまでの伝搬
遅延を若干長くする。５ＰＩＣＥの特徴づ番プにより、
この発明は最少／最大ＳＤＩ設定が２７１４ナノ秒、Ｓ
ＤＩ保持時間がゼロ、最小／最大り日ツクー〇ｉＷ延が
０．９５１５．９６ナノ秒であることが判った。このデ
ータから、最小／最大のクロック・スキコー余裕は２．
９６／１９．９６ナノ秒になる。

この発明の試験ヒルは従来に較べて重要な利点を持つ。

第１に、この発明の試験セルは、全体的な試験時間を短
縮する為に、内部及び外部の境界試験を同時に実施する
為に使うことが出来る。第２に、試験セルは、親の集積
回路の通常の０１作中、境界のデータを標本化し又はデ
ータを挿入−リ−ることが出来る。第３に、試験セルは
フリーランニングの試験り日ツクと動作が同期している
。第４に、この発明は、パラメータの１」安が得られる
様にづる為、並びに境界試験を容易にヅ−る為、ＩＣの
アプリケーション論理回路から独立に、ＩＣの出力バッ
ファのトグル動作を行なわせる方法を捉供づる。第５に
、この試験セルは自己試験能力がある。

この発明の試験セル１２の機能は、セル・ライブラリィ
を使うととＪ：って高めることが出来る。

このライブラリィには、追加の回路をＩＣ１０に使われ
る１つ又は更に多くの試験セル１２に設【プて、強化し
た試験回路にすることが出来る。このにうな回路のライ
ブラリィを設【づて、回路の設甜技術省が特定のＩＣ１
０の注文５９ｍが出来る様にヅる。

第６図には、この発明の試験セルと関連して、マスク可
能１．’に比較器論理回路部分２００が示されている。

マスク可能な比較器論理回路部分２００は、ある条ｆ１
に応答して試験を実施する為の比較試験の特徴を追加す
るものである。

マスク可能な比較器論理回路部分２００は、ＸＯＲグー
１＝　２０２及びナンド・グー１〜２０／Ｉを有する。

ＸＯＲグーグー　２０２は２つの入力を持ち、第１の入
力が試験セル１２に対するＤ　Ｉ　Ｎ及び０１〕■入力
に接続され、第２の入力が予想データ（ＦＸＰＤ）信号
に接続されている。ナンド・ケト２０４も２つの入力を
持ち、一方の入力がＸＯＲグー１−２０２の出力に接続
され、もう１つの入力が比較マスク（ＣＭ　Ｐ　Ｍ　Ｓ
　Ｋ　）信号に接続されている。ナンド・グー１−２０
４の出力が比較出力（ＣＭ　Ｐ　ＯＵ　”ｒ　）信号で
ある。

マスク可能な比較器論理回路部分２００は、試験セル１
２のＤＩＮ入力に現れる論理レベルを、ＥＸＰＤ入力に
現れる予定の論理レベルと比較する手段になる。ＤＩＮ
入力及びＥＸＰＤ入力の論理レベルが符合すれば、排他
的オア・ゲートの出力が低に駆動される。ＤＩＮ入力及
びＥＸＰＤ入力の論理レベルが符合しなければ、排他的
オア・グー１〜の出力は高に駆動される。排他的オア・
ケトからの低レベル出力（符合状態）により、プント・
グー１−はＣＭＰＯＵＴ出力に高レベルを出力する。排
他的オー１・ゲート２０２からの高レベル出力（符合せ
ず）は、ナンド・グー！−２０／Ｉに対するＣ　Ｍ　Ｉ
）　Ｍ　Ｓ　Ｋ入力が低レベルでな（）れば、ナンド・
グー１−２０４にＣＭＰＯＵＴ出力に低論理レベルを出
力させる。

比較器論理回路部分２０００′）ＣＭ　Ｐ　ＯＵ　１出
力が高論理レベルであることは、この特定の試験セルを
通過する入力又は出力境界信号が予想状態に等しいこと
を示Ｊ０集積回路のことごとくの入力及び出力信号に同
様な試験セルを設けると共に、種々の試験セルからの全
てのＣＭＰＯＵＴ（ｉ号が高である状態を検出する論理
回路を一緒に設【プることにより、集積回路の人力及び
出力の範囲全体にわたって予想した境界状態が発生した
ことを検出することが可能である。

ある境界比較の用途では、集積回路の１つ又は更に多く
の入力並びに／又は出力の状態は無関係であることがあ
る。こう云う場合、比較器論理回路部分２００は強制的
に比較動作をマスクして、比較動作の結果に関係なく、
ＣＭＰＯＵＴ出力に高レベルを出力することが出来る。

こう云うことが出来ることにより、集積回路の設計の境
界に沿って、１−トン］〜り一ア］比較状態を設定する
ことが出来る。ドントケア状態は、特定の試験セルのＣ
ＭＰＭＳＫを低論理レベルに設定することによって達成
される。ＣＭＰＭＳＫ入力に低レベルが印加された全て
の試験セルは、そのＣＭＰＯＵＴ出力から高論理レベル
を出力づる。ＣＭＰＯＵＴ出力を強制的に高にづること
により、トン１〜ケア状態を持つ試験セルは、集積回路
の境界にある他の試験セルで行なわれている比較の仝体
的な結果に影響しない。

ある用途では、試験セルは、試験を容易にする為に、集
積回路の境界に擬ランダム・パターン発生（ＰＲＰＧ）
及び／又は並列署名解析（ＰＳＡ）能力を持つことが要
求されることがある。Ｐ　ＲＰＧモードでは、直列接続
した一連の試験セルのＤＯＵＴ出力から擬うンダム出カ
バターン順序を発生させることが出来る。、ｐｓΔモー
ドでは、直列接続した一連の試験セルに、ＤＩＮ入力に
現れるデータを試験の為の［−署名」に圧縮する様にす
ることが出来る。

ＰＳＡ試験論理を実施することが出来るりｆましい構成
のライブラリィ・セルが第７図に示されている。基本試
験セル１２の入力及び出力は第２図について説明した信
号である。、更に、Ｐ　Ｓ　Ａ論理回路部分２０６がデ
ータ・マスク（１〕△−ｒＭｓＫ）及びＰＳＡイ４能（
＋）　Ｓ　Ａ　Ｌ　Ｎ　Ａ　）と云う２つの人力信号を
受取る。Ｄ　Ａ　Ｔ　Ｎ　Ｓ　Ｋ及びＰＳＡＥＮ△人力
は制御バスの延長である。

Ｐ　Ｓ△論理回路部分２０６は排他的オア・グーｉ〜２
０８及び２つのナンド・グー１〜２１０，２１２′ｃ楊
成されル３．プント・グー１−２１０がＤ　Ａ　−ＩＭ
ＳＫ信号とＤ　Ｉ　Ｎ人力信号とに接続されている。

ナンド・ゲート２１２がＩ）　Ｓ　Ｋ　ｌ三ＮΔ信号と
Ｓ　ｌ）■信号とに接続されている。ナンド・ゲート２
１０．２１２の出力が排他的オア・ゲート２０８の入力
に接続される。排他的オア・ゲートの出力が基本試験セ
ル１２のＯＤＩ入力に接続される。

ＰＳＡ論理回路部分２０６を基本ヒル１２に取付けた時
、ＤＩＮ入力に対するＯＤ１入力の普通の接続を変更し
て、直接接続にならない様にする。

然し、ロード動作の間、ＯＤ１人力を介して試験データ
を捕捉すると云う基本的な機能は依然として有効である
が、ＰＳＡ試賎論即を介してロード動作に対処する為に
は、次に述べる加算則及び信号の配送が必要である。他
の全ての機能（休止、シフト及びトグル）並びにそれに
必要４Ｔセル間の相互接続は同じに）である。

基本的なロード動作を行なう為、論理回路部分２０６に
対するＤ　Ａ　Ｔ　Ｍ　Ｓ　Ｋ及びＰ　Ｓ　Ａ　ＩＥ　
Ｎ　Ａ入力は夫々高及び低の論理レベルに設定する。こ
の状態では、ＰＳＡ論理回路部分は、ＤＩＮ入力からノ
ンド・グー１〜２１０及び排他的オア・ゲート２０８を
通り、基本試験セル１２のＯＤＩ入力に至る配送通路を
作る。ロード動作を行なう１時、試験セル１２がＰＳΔ
論理回路部分２０６を通る配送ヂＶンネルを介して、ｌ
）　Ｉ　Ｎ入力の論］！Ｉ！レベルを捕捉Ｊる。

試験セルがＰＳＡ動作を行なうべき時、ＭＳＫＤＡＴ及
びＰＳΔＥ　Ｎ　Ａ入力が両方とも高論理レベルに設定
され、基本試験セル１２に対する制御を出して、［］−
ド動作を実施覆る。この様にＭＳＫＤＡＴ及びＰＳΔＥ
ＮＡ人力が設定されると、ＰＳＡ論理回路部分２０６は
、ＤＩＮ及びＳＤＩ入力に存在する論理レベルに対して
排他的１７作用をし、その結果を試験セル１２の０ｔ）
Ｉ入力に対して出力１“る。ロード動作の間、試験しル
１２が０１〕１人力を標本化し、拮他的オア動作の結果
を記憶する。各々の試験セル１２で実施される局部的な
排他的オア動作及びロード動作が、直列シフトの為の（
即ら、１つのセルのＳＤＩを別のセルのＳＤ、Ｏに接続
する）及び多項式フィードバックの為の所要のセル間接
続と共に、境界走査署名解析構造を構成する基本となる
。

ＰＳＡ動作の間、ＰＳＡ論理回路部分２０６が、排他的
オア動作に対するＤＩＮ入力の影響をマスりする手段に
なる。このマスク動作は、ＰＳＡＥＮΔ人力を高にした
よ）、Ｍ　Ｓ　Ｋ　ｌ）Δ丁入力を低に設定リ−ること
ににつて行なわれる。ＭＳＫＤＡ］−人力が低に設定さ
れると、Ｐ　Ｓ　Ａ論理回路部分２０６はＳＤＩ入力を
試験セル１２のＯＤ１入力に結合し、前段のセルのＳＤ
Ｏ出力の値だけが標本化され、試験セル１２に記憶され
る。こう云うことが出来ることによって、ＰＳＡ動作の
間、集積回路の境界で、１つ又は更に多くの試験セルの
ＤＩＮ入力にイ１Ｉｉ１１ｊる信号をマスクすることが
出来る。

ＰＲＰＧ動作を試験セルが行なう時、制御を出して、試
験セル１２にＳＤＩ入力からＳＤＯ出力へのシフト動作
を行なわＶる。

Ｐ　ＲＩ）　Ｇの間、一連の試験セル１２にｆ−夕をシ
フトさせて、擬うンダム出カバターンを発生させる。こ
うして得られた擬ランダム・パターン発生出力は、走査
通路の長さと、走査通路内にある試験セル１２の多項式
フィードバック接続とによって決定される。更に、試験
セルに対するｌ−１０１Ｄ及びＤＭＸ入力を高に設定し
て、発生された試験信号を試験セルのＤ　ＯｔＪ王出力
の外へ送出ηことが出来る様に覆る。

ＰＲＰＧ及び／又はＰＳＡの試験特徴を持つ試験セルを
使う用途では、集積回路の境界にある試験セルの特定の
群又は範囲に合せて、試Ｓ　ｔル１２の間の多項式フィ
ードバック接続の調節が出来る様にする為に、プログラ
ム可能な多項式タップを設けるのが右利である２、この
特徴を使う利点は、（１）集積回路の設計に於【Ｊる試
験セルの構成が簡単になること、（２）外部多項式タッ
プを追加する必要がなくなること、（３）全ての必要な
論理回路が各々の試験セル１２の中にあるから、集積回
路の配置内での試験セルの配置及び信号の配送が改善さ
れることである。

基本試験セル１２、ＰＳＡ論理回路部分２０６及びプロ
グラム可能な多項式タップ２１４で構成された試験回路
の好ましい例が第８図に示されている。試験セル１２及
びＰＳＡ論理回路部分に対する入力及び出力は第７図に
示すものと同じである３、プログラム可能な多項式タッ
プ論理回路部分２１４はこの他に２つの入力信号、即ち
多項式タップ付能（ＰＴＥＮＡ）及びフィードバック入
力（ＦＢＩ＞と、追加の１つの出力信号フィードバック
出力（１−［−３０）とを必要とする。ＰＴＥＮＡ信号
が制御バスの延長である。、ＦＢＩ及びＦＢＯ信号が、
ＰＲＰＧ及び／又はＰ　Ｓ　Ａ試験動作に要求される多
項式フィードバック回路を構成する為の、試験回路の間
の相互接続部となる。プログラム可能な多項式タップ論
理部分は排他的ノア・ゲ１〜２１６及びナンド・グー１
〜２１８で構成される。ナンド・グー１へが関連した試
験セル１２のＳＤｏ出力とＰＴＥＮＡ信号とを入力とし
て受取る。

排他的ノア・ゲート２１６がナンド・グー］・２１８の
出力とＦＢＩ信号を受取る。排他的ノア・ゲ１−２１６
の出力がＦ　Ｂ　Ｏ信号である。

ＰＲＰＧ又はＰＳＡを実施づ−るのに要求される重要な
能力は、走査通路内にある全ての又は選ばれた一群の試
験回路の論理状態の排他的オアに基づくフィードバック
回路を設りることである。このフィードバック回路の結
果が、走査通路の最初の試験回路に入力され、フィード
バック・ループ。

を閉じる。第８図では、ナンド・グー１〜２１８及び排
他的ノア・グー１〜２１６の組合せが、ノイドバック回
路にある特定の試験回路の論理状態を含めたり除外した
りすることが出来る様にする。。

同様なプログラム可能な多項式タップ論理回路部分を持
つ試験回路【よ第９ａ図に示す様に相互接続することが
出来る。Ｐ　ＲＰ　Ｇ　／　Ｐ　Ｓ　Ａ論理回路部分及
びプログラム可能な多項式タップ論理回路部分を持つ４
つの試験回路２２０ａ７！＋至２２０ｄが、１次直列デ
ータ入力（１）ＳＤＩ＞から１次ｉ列データ出力（ＰＳ
ＤＯ）信号まで走査通路内に相互接続されている。各々
の試験セル２２０ａ乃至２２０ｄのプログラム可能な多
項式タップ論理回路は、後続の試験回路のＦＢＯ出力信
号が先行する試験回路のＦＢＩ入力に入力を供給づる様
に相ｎ接続されている。例えば、試験回路２２０ｃのＦ
ＢＯが試験じル２２０ｂのＦＢＩに接続されている。各
々の試験回路２２０ａ乃至２２０ｄに対するＰＴＥＮＡ
入力がＰ　Ｔ　Ｅ　ＮΔババスら印加される。フィード
バック選択（ＦＢＳＥＩ　”）入力（制御バス１７の延
長）が、第１の試験回路２２０ａの入力にあるマルチプ
レクサ２２２を制御する。このマルチプレクサ−が試験
回路２２０ａのＳＤＩ入力に供給する。最後の試験回路
２２０ｄの１８１人力が低論理レベルに結に８され、最
後の試験回路２２０ｄのプログラム可能な多項式タップ
論理回路に影響を持たない様になっている。

通常のシフト動作の間、直列データがＰＳＤＩに入り、
試験セルを通って、Ｐ　Ｓ　ｌ）　Ｏから出て行く。Ｐ
ＲＰＧ又はＰＳΔモードにした時、第１の試験回路２２
０ａの入力にあるマルチプレクサ２２２が、フィードバ
ックの結果（ＦＢＲ）信号を第１の試験回路２２０ａの
ＳＤＩ入力に接続される様に選択する。試験回路２２０
ａ乃至２２０ｄにあるプログラム可能な多項式タップ論
理回路が、ＦＢＩ及びＦＢＯの結線接続部と組合さって
、ＰＲＰＧ及びＰ　Ｓ　Ａ　６作に必要な排他的オア・
フィトバック回路を形成する。試験回路のＰ　Ａ　ＩＥ
　Ｎへ入力が高であれば、その試験回路２２０の試験セ
ル１２の論理状態がフィードバック回路に含にれる。試
験回路のＰ王ＥＮ△入力が低であれば、その試験回路の
試験セル１２の論理状態はフィードバック回路に含まれ
ない。

ある用途では、何れもＰ　ＲＰ　Ｇ　／　Ｐ　Ｓ　Ａ及
びプログラム可能な多項式論理回路を持つ一連の試験セ
ル１２で構成された１次走査通路を区間に仕切ることが
必要になることがある。１次走査通路の各々の区間は第
９ｂ図に示す様に構成して、１次走査通路内に多数の局
部的なＰ　ＲＰ　Ｇ　／　Ｐ　Ｓ△試験機能を持たせる
ことが出来る。走査通路の各々の区間は第９ａ図に示（
フィードバック接続を持っていて、走査通路のその区間
にある適当な試験セル１２が局部的なフィードバック回
路に含まれる様に選ぶことが出来る様にする。各々の局
部的なフィードバック回路のフィードバックの結果（Ｆ
ＢＲ）が、マルチブレク→ノーを介して、走査通路のあ
る区間にある第１の試験セル１２まで結合される。

ＰＳＡ試験論理回路は第４図の両方向試験セルにも含め
ることが出来る。ＰＳＡ試験論理回路を含めると、一方
向の場合について述べたのと同じ利点が両方向試験セル
に得られる。

基本試験セル１２、両方向マルチプレクサ論理回路及び
ＰＳＡ論理回路部分２０６で構成された好ましい試験回
路の例が第１０図に示されでいる。

この試験回路に要求される入力及び出力信号は、第４図
及び第８図について述べたものと同じである。ＰＳＡ論
理回路を持つ両方向試験回路を作るのに必要な唯一の変
更は、Ｐ　Ｓ、Ａ論理回路を挿入して、次の様な結線を
することである。（１）第２のマルチプレクサ３４のＳ
Ｅ、ｌ−、ＯＤＩ出力を第７図でＤＩＮに接続り−ると
示したＰＲＰＧ／ＰＳＡナンド・グー１〜２１０の入力
に接続する。（２）試験セルに付属するＳＤｆ入力を第
７図に示すＰＲＰＧ／ＰＳΔナンド・ゲート２１２の入
力に接続する。（３）ＰＲＰＧ／ＰＳＡ拮他的オア・ゲ
１〜２０８の出力を試験セル１２のＯＤＩ入力に接続す
る。

６／１ 第１１図ｃ、１ＰＲＰＧ／ＰＳＡ論理回路部分２０６及
び多項式タップ論理回路部分２１４の両方を持つ両方向
試験回路を示′？Ｊｏ第１１図の回路は第１０図の回路
と同一であって、更に、第８図に示した様に、多項式タ
ップ論理回路部分２１４が試験セル１２に接続されてい
る。同様に、マスク７１１能な比較論理回路を含む両方
向試験回路とが、マスク可能な比較論理回路、ＰＲＰＧ
／ＰＳΔ論理回路及び多項式タップ論理回路を含む両方
向試験回路と云う様に、ライブラリィ・セルのこの他の
組合せを両方向試験回路に利用づることが出来る。

この発明のセル・ライブラリィを第２図の基本試験セル
１２に関連して説明したが、その考えは、別のアーキテ
クチュアを持つ基本試験セル１２にも使うことが出来る
。ライブラリィ・セルは、種々の異なる集積回路試験構
造を構成Ｊる為に使うことの出来る様な、ある範囲のど
ツ１へ・スライス試験可否検査セルを集積回路の段層技
術者に提供する。ライブラリィ・セルの形で試験の解決
策を提供する利点は、（１）集Ｍ回路の段ｍで試験ア一
キテクヂュアの構成が簡単になること、（２）自動化出
来る様な構造的な試験方法が得られること、（３）新し
い集積回路を設田する度に、特別の試験方式を構成する
必要がなくなること、（４）全ての必要な試験論理回路
が試験回路の中にあるから、試験デー４−テクチユアの
配置及び信号の配送が改善されること、及び（５）その
中から所望の試験可否検査の特徴を選択ず、ることが出
来る様な基準を顧客に提供でることである。

ＩＣ乃至システム・レベルの試験を容易にする為、レジ
スタ、ラッチ、バッファ又はトランシーバの様な標準的
な棚卸の部品を、試験セル１２で構成された試験インタ
ーフェース及び境界走査通路を含む様に設計することが
出来る。−層高い組立てレベルでの試験を簡単にする為
に、試験回路を標準的な部品で構成することは、ハード
ウェア・システムの試験及び管理のコストを切下げる方
法になる。

今日、配線板及びシステムの試験には、高価な試験装置
及び機械的なプローブ方式を使うことが必要である。あ
るシステムの中にある配線板を試験する為には、試験装
置に対して試験の為のアクセスが出来る様にそれを取外
さなければならない。

直列試験インターフェースを介してアク［スが可能であ
る埋込みの試験回路を持つ標準的な部品であれば、試験
が簡単になる。この様な部品を用いる配線板の設計は、
それがシスデム内にある間に、直列試験バスを介して試
験Ｊることが出来る１゜更にこう云う装置は、−層簡単
で、−層コスｉ〜の安い試験装置で試験を行なうことが
出来る様にする。更に、従来の配線板の股引では、部品
の密度の為に、回路のプローブ検査が物理的に出来ない
ことがある。この場合、部品内に押込まれた試験回路を
介してしか、試験を行なうことが出来ない。

第１２図は試験区切り装置２２６，２２８ににつて、組
合せ論理回路２２４を観測し月つ制御１ＴＩる場合を示
ず。試験区切り装置２２６，２２８は、バッファ、ラッ
チ、レジスタ又は］−ランシーバの様な多数の周知の装
置に基づくものであってＪ、い。

例として、区切り装置２２６，２２８が８ビツト・レジ
スタであると仮定する。組合せ論理回路は回路内での試
験能力を持たない任意の数の回路で構成することが出来
る。

入力試験レジスタ２２６が、本来は組合せ論理回路に送
られる筈のデータを観測し、組合せ論理回路２２４を制
ｍする為に、データを出力することが出来る。出力試験
レジスタ２２８は組合せ論理回路２２／Ｉからのデータ
出力を観測して、本来は組合せ論理回路２２４の出力に
接続される装置に対する出力を制御することが出来る。

入力試験レジスタ２２６が直列データを受取り、出力試
験レジスタ２２８に対して直列データを出ツノする。

入力を観測して出力を制御づ゛ることにより、試験レジ
スタ２２６，２２８は、前に第１図について述べたのと
人体同じ様に、組合せ論理回路２２４を試験することが
出来る。

第１３図は１実施例の試験装置２２６を示ず。

データ入力Ｄ　Ｏ−１）　７が人力バッフ／７２３０を
介して試＠ＨＭ　２２６に入力される。入カバソファ２
３０の出力が入力試験回路レジスタ（入力ＴＣＲ）２３
２に接続される。試験回路レジスタ２３２の出力がレジ
スタ２３４に接続される。レジスタ２３４の出力が出力
試験回路レジスタ（出力１−ＣＲ）２３６に接続される
。出力−ｒＣＲ２３Ｇの出力が出ツノバッファ２３８に
接続され、これが出力データ信号ＱＯ乃至Ｑ７を発生す
る。試験セル２４０，２４２が装置の外側から制御信号
を受取る。この場合、試験セル２４２がクロック入力（
ＣＬＫ＞を受取り、試験セル２４０が制御入力（ＱＣ）
を受取る。試験セル２４０の出力が３状態動作の為、出
ノ〕バッファ２３８に接続される。

試験セル２４２の出力がレジスタ２３４のクロック入力
に接続される。試験装置２３６の外側からのＳＤＩ信号
が、試験セル２４０、走査側路レジスタ２４４及び命令
レジスタ２４６に入る。走査データ通路が試験セル２４
０、試験ヒル２４２、入ノＩＴＣＲ２３２及び出力１−
ＣＲ２３６を通る。出力−ｒＣＲ２３６の直列データ出
力が、走査側路レジスタ２４４の出力と共にマルチブレ
フナ２４８に接続される。マルチプレクサ２４８は命令
レジスタ２４６から走査通路選択信号を受取る。マルチ
プレクサ２４８の出力が、命令レジスタ２４６からの出
力と共に、マルチブレフナ２５０に接続される。マルチ
プレクサ２５０は試験ボーｌ−２５２からも選択信号を
受取る。試験ボートが試験装置２２６の外側からＭＯＤ
Ｅ及びクロック（ＣＩ　Ｋ　）信号を受取り、走査及び
試験制御信号を出ツノする。命令レジスタ２４６は試験
セル２４０．２４２及びＴＣＲ２３２，２３６に対する
試験制御信号をも出力する。

試験レジスタに対する制御信号（ＣＬＫ及びＯＣ）入力
が例であって、特定の用途に対してこの他の信号を用い
てもよいことは云うまでもない。

例えば、クリア信号又は何曲信号を試験セルを介して適
当に設計したレジスタに接続することが出来る。更にレ
ジスタは、ラッチ、バッファ、トランシーバ又はその他
の装置を構成する適当な回路に置換えてもよい。更に、
制御及びデータＩ１０信号の数は、装置の構成に応じて
変えることが出来る。

試験装置２２６の走査描造は境界走査通路（試験セル２
４０，２４２及びＴＣＰ　　２３２，２３６を通る）、
走査側路通路及び命令走査通路を含む。ＭＯＤＥ及びＳ
ＣＫ入力を介して出された走査アクセス・プロ１−コル
は、直列データを境界又は側路走査通路の中に、或いは
命令レジスタの中に走査することが出来る様にづる。境
界及び側路走査通路の間の選択が、マルチプレクサ２４
８に対づる走査通路選択用ノ〕を介して、命令レジスタ
にある現在の命令によって決定される。

ＴＣＰ　　２３２，２３６は、前に述べた様に、試Ｓ　
ｔル１２を基本とする複数個の試験回路で構成される。

典型的には、ＴＣＲ２３２，２３６はＰ　ＲＰ　Ｇ　／
　Ｐ　Ｓ　Ａ及び／又はプログラム可能な多項式タップ
論理回路部分を持つ複数個の試験回路で形成される。試
験セル２４０．２４２は典型的には、追加の回路を持た
ない基本試験セル１２である。試験セル２４０，２４２
及びＴＣＲ２３２，２３６に対するυノ御回路は図面に
示してないが、直列データ・シフ１〜及び試験回路の制
御の為、ピ 各々のセルに対して制御バスが接続される。

試験命令を命令レジスタ２４６の中に走査して、境界走
査論理回路によって試験動作を行なわせることが出来る
。試験を実施しない時、通常の動作命令が命令レジスタ
２４６に走査される。通常の動作命令の間、境界走査論
理回路は通常のＩｌｏ及び制御信号が境界走査論理回路
を自由に通ることが出来る様にづる。

命令レジスタに「＠界走査命令」を設置ブて、境界走査
通路（ＴＣＰ　　２３２，２３６及び試験セル２４０．
２４２を通る）が内部のＩ１０信号を制御する様にする
ことが出来る。この制御は、境界走査セルのＤＭＸ入力
を高論理レベルに設定することによって行なわれる。こ
のモードでは、ＭＯＤＥ及びＳＣＫ入力から外部制御を
出して、境界走査通路が試験セル２４０，２４２及び１
”　ＣＲ２３２，２３６のＤＩＮ入力にある論理レベル
を捕捉する様にすることが出来る。捕捉動作の間試験セ
ル２４０，２４２及び入力ＴＣＰ　　２３２が、外部の
データ出力（＋）　Ｏ−０７）及び制御入力の状態を捕
捉する。更に捕捉動作の間、出力下ＣＲ２３６が内部論
理回路２３４の状態を捕捉する。データを捕捉した後、
別の外部制御をＭＯＤＥ及びＳＣＫ入力から入力して、
境界走査通路により、検査の為に、捕捉したデータをＳ
　Ｉ）　Ｏピンを介してシフトして出させる。

捕捉したデータをシフトして出す［８１、試験制御パタ
ーンをＳＤＩ入力から境界走査通路にシフトして入れる
。この捕捉及びシフト動作の間、ＤＯＵＴは、それに対
するＨＯＩＤ入力が低に設定されている為に、現在の状
態にとずまる。一定に保たれていない場合、出力に於け
る波及効果により、装置の出力に取付【プた外部論理回
路が狂うことがある。

境界走査通路に対してシフトして入れたり出したつづる
動作が完了した時、ＭＯＤＥ及びＳＣＫ入力を介して別
の外部制御を入力して、あらかじめ設定した制御パター
ンを種々の試験セルのラッチ２６及びＴＣＲ２４０，２
４２，２３２，２３６から印加することが出来る。境界
走査通路の入力を捕捉し、その後検査の為に捕捉したデ
ータをシフＩ〜によって出し、その間境界走査通路の出
力から印加される次の試験制御パターンをシフトによっ
て入れる過程は、所望のレベルの試験が完了するまで繰
返される。こうして内部論理回路、外部の結線接続部及
び／又は隣接のＩＣを同時に試験することが出来る。

命令レジスタ２４２には「境界データ標本化命令」を設
けることが出来る。境界データ標本化命令は、ＳＣＫ及
びＭＯＤＥ入力によって境界走査通路が入力に存在する
論理状態を捕捉覆る間、データ及び制御が境界走査通路
を自由に通ることが出来る様にする。−旦境界のデータ
を捕捉したら、Ｓ　Ｃ’Ｋ及びＭＯＤＥ入力から別の外
部制御を出しで、境界走査通路に捕捉されたデータを検
査の為にＳＤＯビンを介してシフトして出す様にさせる
。

［出力を高インピーダンス状態に制御する命令］は、出
力バッファ（ＱＯ−０７）を高インピーダンス状態にす
ることが出来る様にする。出力は高インピーダンス状態
にあるが、入力は機能する状態にあり、データ及び制御
入力が依然として内部論理回路２３４に影響を及ぼＪ。

この命令の間、走査側路レジスタ（１個のフリップフ１
］ツブ）が５ｔ）Ｉ及びＳＯ○ピンに結合され、データ
・レジスタ走査動作の間、１ビツト走査通路を試験装侃
内に形成する。

この命令の利点は、出力を３状態にすることであり、こ
れによって外部の試験ブロー１を印加して、出力を論理
１又はＯに制御づることが出来る、。

更に、走査側路フリップフロップを通る省略ブタ走査通
路は、内部の走査通路の長さを１ビツトに短縮すること
が出来る様にする。

「境界出力を論理１又はＯに制御する命令」は、試験セ
ル２４．０，２４．２及び丁ＣＲ２３２，２３６の出力
からの予め走査された試験制御パタンを印加する為に、
境界走査通路がＩ１０信号を１＋Ｊ　ＩＩＩすることが
出来る様にする。この試験命令を実施する０１工に、境
界走査通路を走査しで、命令ににって印加する試験制御
用カバターンを定める。

この命令の間、走査側路レジスタをＳＤＩ及びＳＤｏピ
ンに結合して、データ・レジスタ走査動作の間、試験装
置Ｎを通る１ビツト走査通路を形成Ｊる。

この命令の利点は、組合′ｔ！論理回路２２４の様に、
試験装置の出力に接続された他の装置に対して試験が実
施されている間、試験装置が特定のパターンを出力する
ことが出来る様にすることである。更に、命令の間、走
査側路フリップフロップを通る省略データ走査通路は、
内部の走査通路の長さを１ビツトに短縮することが出来
る様にＭ゛る。

入力及び出力ＴＣＲ２３２，２３６は、外部から印加さ
れたＳＣＫ入力と同期しで動作する様に命令を加えて、
別の試験能力を持たせることが出来る。こう云う試験動
作の利点は、試験動作の間、走査を必要とぜず、その為
試験時間がかなり短縮されることである１゜ 第７図に関連してＰＳＡ動作を詳しく説明した。

入力ＴＣＲ２３２は、それ自身で、又は出力ＴＣＲ２３
６と一緒になって、ＰＳＡ動作を実施づ′ることが出来
る。１６ビツ１〜幅のン名（８ピッｌ−ＴＣＰを仮定す
る）をｆする様に一緒に使われる入力及び出力ＴＣＰ　
　２３２，２３６を示す回路が第１４図に示されている
。データ人ノコに現れるデータを入力ＴＣＰ　　２３２
の現在の状態と加樟し、アンド・グー１〜２５３から出
力されるＰＳ△／　Ｐ　ＲＰ　Ｇ試験クロック信号によ
って、入力ＴＣＲ２３２に入れる。ＰＳ△動作の間、入
力ＴＣＲ２３２はロード・モードにし、出力下ＣＲ２３
６はシフト・モードにし、人力−ｒＣＲ２’３２に対す
る８ピツ１〜のシフ１〜・レジスタ延長部として作用す
る。入力ＴＣＰ　　２３２を出力下ＣＲ２３６と組合り
ることににす、８ピツ１〜・データ入力バスの１６ビツ
ト幅の署名を利用することが出来る。１６ビツトＩ）　
Ｓ　Ａ回路を使うと、入力下ＣＲ２３２の中に圧縮して
入れることが出来る入力データ・パターンの数が２５５
から６５，５３５に増加する。ＰＳΔ動作の間、出力−
［ＣＲ２３６からのデータ出力（ＱＯ−０７）は予定の
パターンに固定し、ＰＳＡの間の波及データが組合ｌ！
論１ｐ回路２２／Ｉに伝搬しない様にづ゛る。

ＰＳＡにＮｆｌるクロック動作は、第１４図に示すゲー
ト回路によって行なわれる。ＰＳＡ命令を用い、外部制
御が試験ボー＋−２５２を休止状態にした時、グー１−
信号は、アンド・ゲート２５３がＳＣＫ入力をＴＣＲ２
３２，２３６に通過することが出来る様に調節される。

命令レジスタ２４６が、命令が出た時、試験クロックイ
１能信号を出力する。試験ボート２５２が、非走査休止
状態に入った時、同期信丹を出力する。両方の句能信号
が高に設定された時、外＆（のＳＣＫが、アンド・グー
１〜２５２を通過し、ＰＳΔ／　Ｐ　ＲＰ　Ｇ試験クロ
ックを発ｑ二する。

ＰＳＡ命令の終りに、外部制御（ＳＣＫ及びＭＯＤＥ）
により、試験ボー１〜２５２はＰＳＡ／１〕ＲＰＧ試験
クロックを禁什し、新しい命令が命令レジスタ２４６に
走査される。走査通路が通常の形式に戻った後、ＴＣＲ
２’３２，２３６に記憶されている署名を検査の為に境
界走査読取命令によって外へ走査することが出来るが、
これは後で説明する。

同様に、Ｐ　ＲＰ　Ｇ命令を命令レジスタ２４６に入れ
て、出カバターンを発住さゼることが出来る。

この場合も、ＴＣＰ　　２３２，２３６を組合せて、１
６ビツ１〜幅のパターンの発生を行なわせ、８ピツ（・
出カバターンの数を拡大することが出来る。

１６ビツ１〜形式は第１４図に示すものと同様である。

ＰＲＰＧ初作の動作両方の丁ＣＲがシフ［〜・−し−ド
になる。発生されるパターンが出力ＴＣＰ２３６から出
力される。Ｐ　ＲＰ　Ｇのクロック動作は、ｌ）　Ｓ　
Ａ命令について述べた所と同じである。

同様に、Ｐ　ＲＰ　Ｇ動作の終りに、新しい命令が命令
レジスタに走査され、試験り［１ツク付能ピツ１〜。

をリセットし、境界走査通路を昔通の配送通路に構成し
直′？Ｉ’　。

第１５図に示Ｊ様に、ＰＳＡ及びＰＲＰＧは同時に働か
せることが出来る。この形式では、入力及び出力ＴＣＰ
　　２３２，２３６は組合けず、自己にフィードバック
する。局部的なマルチプレクサ２５４．２５６が夫々−
１−ＯＲ２３２，２３（３に対づる所要のフィードバッ
ク接続をする。］−ＣＲはこの形式では一緒に結合り゛
ることが出来ないので、ＰＳＡ及びＰ　ＲＰ　Ｇ動作は
８ビツトに制限される。ＰＳＡ及びＰＲＰＧ動作に対す
るクロック動作は、ＰＳＡ命令について述べた所と同じ
である。

第１５図の同時のＰＳＡ及びＰＲＰＧ命令と同様な形で
、同時のＰＳＡ及び２進カウント・アップ・パターン出
力命令を実施することが出来る。

この命令の間、入力ＴＣＲ２３２がＰＳＡを実施し、出
力Ｔ　（ＣＲ２３６が２進カウント・アップ・パターン
を出力する。ＰＳ−Ａ及び２進カウント・アップ・パタ
ーン動作に対するクロック動作は、ＰＳＡ命令についで
述べた所と同一である。

２進カウント・アップ・パターンは、メモリ試験の間、
２進アドレス・パターンを供給するのに役立つ。この命
令の間、メモリ装置のアドレスは、一方の試験レジスタ
のＴＣＰ　　２３６からのカウント・アップ・パターン
で刺激することが出来、そのデータ出力が別の試験レジ
スタの”ｒ’ｃＲ２３２にＪ：つて圧縮される。同様な
試験の使い方がＰＳＡ及びＰＲＰＧ命令によって行なわ
れる。。

第１６図では、ＴＣＰ　　２３６の試験セル１２がカウ
ント性能論理回路部分２５８に取イ」りられていて、２
進カウン１〜・アップ・パターンを４ＣＲ２３６から出
力することが出来る様にしていることが示されている。

カウンｌ〜イ」能論理回路２５８は複数個のアンド・グ
ー１〜２６０で構成される。各々のアンド・グー１−２
６．０が前のアンド・グー１への出ツノを一方の入力と
して受取り、関連する試験セル１２からのｌ）　ＯＵ　
Ｔ信号を他方の入力として受取る。第１のアンド・ゲー
ト２６０が最初の２つの試験セル１２からのり、ＯＵＴ
信号を受取る。各々のアンド・ゲート２６０の出力が次
の試験セル１２の一方のＡ　ＤＩ択部分に接続される。

この構成では、ＴＣ；Ｒ２３６の最小位試験セル１２は
１〜グル・モード（ＡＢ＝ＯＬ＞に設定され、先行する
試験セル１２は、カウント性能論理回路から各々の試験
セル１２のへ入力に対する論理レベル出力に応じて、ト
グル・モード又は休止モト（ＡＢ−１’１）の何れかで
動作する様に設定ざれる。Ｐ　Ｓ　Ａ　／　Ｐ　ＲＰ　
Ｇ試験り［コックが印加された時、全ての後続の試験セ
ルが高論理レベルに設定されていれば、試験セル１２が
１〜グル動作をづる。ＰＳΔ／ＰＲＰＧ試験り０ツクが
印加された時、後続の試験セルが低論理レベルに設定さ
れていれば、試験セル１２は現在の状態（休止）にとず
まる。

試験しル１２について前に説明したこの他の機能もこの
試験装置によって実施することが出来る。

試験装置は、前の走査動作の間に出力Ｔ、ＣＲ２３６に
取込んだデータを、各ノ（のＰ　Ｓ　Ａ　／　Ｐ　ＲＰ
Ｇ試験クロック・サイクルの間、真の出カバターンとそ
の補数の出カバターンの間で１〜グル動作を行なわμる
ことが出来る。このトグル動作が出来ることは、装置の
出力バッフ７の試験の際、並びに簡単な試験パターン発
生器としての配線板レベルで役立つ。トグル動作に対す
るクロック動作はＰＳＡ命令について述べた所と同一で
ある。

境界走査通路を読取って、その内容を決定Ｊることが出
来る。この動作の間、試験装置は正常の動作モードにと
ずまる。この命令は、捕捉動作を実施しない点で、境界
走査及び境界データ標本化命令とは異なる。境界読取命
令を使って、ＰＳＡ動作の結果を抽出づ−ることが出来
る。

この発明の詳細な説明したが、特許請求の範囲によって
定められたこの発明の範囲内で、種々の変更を加えるこ
とが出来ることを承知されたい。

以十の説明に関連して更に下記の頂を開示する。

（１）　　集積回路に使う試験回路に於て、当該ヒルに
対する入力を記憶する様に作用し得る試験セルと、該試
験セルに接続されていで、前記入力を予め限定された値
と比較し、入力が予め限定された値と符合Ｊるかどうか
を表わす制御信号を発生する比較回路とを有する試験回
路。

（２）　　（１）項に記載した試験回路に於て、試験セ
ルが予め限定された値を記憶するメモリを含む試験回路
。

（３）　　（１１項に記載した試験回路に於て、試験回
路が複数個の試験セルを有し、該セルが関連した［を較
回路を持っていて、入ツノを予定の値と比較すると共に
、入力が予め限定された伯と符合するかどうかを表わす
夫々の制御信号を発生する試験回路。

（４）　　（３）項に記載した試験回路に於て、夫々の
制御信号の全てが符合を示すかどうかを判定づる回路を
有する試験回路。

（５）　　（４）項に記載した試験回路に於て、関連す
る１つ又は更に多くの比較回路に強制的に符合状態をと
らせる回路を有する試験回路。

（６）　　（１）項に記載した試験回路に於て、比較回
路が排他的オア・グーｌ−で構成される試験回路。

（７）　　（６）項に記載した試験回路に於て、比較回
路が、一方の入力が前記排他的オア・ゲートの出力に接
続され、もう一方の入力がマスク制御信号に接続された
ノンド・グー１〜で構成されていて、予定の値を持つマ
スク制御信号に応答して符合を示Ｊ信号が発生される様
にした試験回路。

（８）　　集積回路に使う試験回路に於て、複数個の当
該試験セルに対する夫々の入力を記憶する様に作用し得
る複数個の試験セルと、夫々の試験セルに接続されてい
て、試験回路に対する入力データ・ストリームの検査合
削を計９する署名解析回路とを有する試験回路。

（９）　　（８）項に記載した試験回路に於て、不所望
の署名解析回路を検査台Ｊ１の甜算からマスクするマス
ク回路を有する試験回路。

（１０）　　（８）項に記載した試験回路に於て、署名
解析回路を不作動にするｆｌ、ＩＩＩ［１回路を右する
試験回路。

（１１）　　（８）項に記載した試験回路に於て、ある
署名解析回路を検査合計の計綽から除外するプログラム
可能な多項式タップ回路を有する試験回路。

（１２）　　（８）項に記載した試験回路に於て、署名
解析回路が、前記試験セルの入力に接続された出力と、
前記データ・ストリームが入力される入力節に結合され
た第１の入力と、次の試験セルの出力に結合された第２
の入力とを右する排他的オア・ゲートで構成される試験
回路。

（１３）集積回路に使う試験回路に於て、夫々の入力を
記憶する様に作用し得る複数個の試験セルと、夫々の試
験セルに接続されていて擬ランダム・パターンを発生す
る複数個のパターン発生回路とを有する試験回路。

（１４）　　（１３）項に記載した試験回路に於て、試
験セルがその中に記憶されているデータを次のバタン発
生回路にシフトするシフト回路を含む試験回路。

（１５）　　（１３）項に記載した試験回路に於て、パ
ターン発生回路を不作動にする制御回路を有する試験回
路。

（１６）　　（１３）項に記載した試験回路に於て、あ
るパターン発生回路をパターンの発生から除外するプロ
グラム可能な多項式タップ回路を有する試験回路。

（１７）試験セル（１２）が集積回路（１０）の中で境
界走査試験を行なう。試験セル（１２）は試験データを
記憶する為の２つのメモリ、即ち、フリップ７０ツブ（
２４）及びラッチ（２６）を有する。第１のマルチプレ
クサ（２２）がフリップ７０ツブ（２４）に対する複数
個の入力の内の１つを選択的に接続する。ラッチ（２６
）の入力がフリップフロップ（２４）の出力に接続され
る。

ラッチ（２６）の出力がマルチプレクサ（２８）の１つ
の入力に接続され、マルチプレクサ（２８）に対する２
番目の入力がデータ入力（ＤＩＮ＞信号である。マルヂ
ブレクリー（２２，２８）、フリップフロップ（２４）
及びラッチ（２６）を制御するＩＪＩｆｌバス（１７）
が設けられる。試験セルは入力データを観測すると共に
出力データを制御することを同時に行なうことが出来る
様にＪる。

【図面の簡単な説明】

第１図は内部アプリケーション論理回路の境界に配置さ
れた試験セルを有する集積回路の回路図、第２図は第１
図の試験セルの好ましい実施例の回路図、第３図は集積
回路にある試験セルの間の相互接続を示す回路図、第４
ａ図は好ましい実施例の両方向試験セルの回路図、第４
ｂ図は集積回路の内に設ｃノられた第４ａ図の両方向試
験セルの回路図、第５図ｔよこの発明の試験セルの１例
を示１回路図、第６図は比較論理回路を備えた基本試験
セルで構成される試験回路の回路図、第７図はＰＲＰＧ
／ＰＳＡ論理回路を備えた基本試験セルで構成される試
験回路の回路図、第８図はＰＲＰＧ／ＰＳＡ論理回路及
びプログラム可能な多項式タップ論理回路を備えた基本
試験セルで構成される試験回路の回路図、第９ａ図及び
第９ｂ図はプログラム可能な多項式タップ論理回路を有
する試験回路の間の接続を示す回路図、第１０図はＰＲ
ＰＧ／ＰＳ△試験回路を有する両方向試験セルの回路図
、第１１図はＰＲＰＧ／ＰＳＡ試験回路及びプログラム
可能な多項式タップ回路を有する両り向試験セルの回路
図、第１２図は標準的な組合せ論理回路に対する入力を
観測し月っそれがらの出力を制御する為に試験装置を用
いた回路の回路図、第１３図は第１２図の試験装置の好
ましい実施例の＠路図、第１４図はＰＳＡ動作を実施す
る試験装置の回路図、第１５図は同時のＰＳＡ及びＰＲ
ＰＧ動作を実施する試験装置の回路図、第１６図は計数
順序を実施する試験装置の回路図である。 主な符合の説明 １２：試１ｔｉレル １４°アプリケ一シヨン論理回路 １７：制御バス 代裡人　浅　村 皓 手 余光 補 正 書（方式） 事件の表示 平成０１ 年 特許願第２３１３５３号 発明の名称 試験回路 氏名（名称） テキサス インスツルメンツ インコーホレイチツト イー− 代 理 人

Claims (1)

【特許請求の範囲】
1. （１）集積回路に使う試験回路に於て、当該セルに対す
   る入力を記憶する様に作用し得る試験セルと、該試験セ
   ルに接続されていて、前記入力を予め限定された値と比
   較し、入力が予め限定された値と符合するかどうかを表
   わす制御信号を発生する比較回路とを有する試験回路。