JPH06186295A - バウンダリレジスタ - Google Patents

Abstract

(57)【要約】 【目的】 論理回路のテスト能率を向上する。 【構成】 出力マルチプレクサ１６は、前記テストデー
タ入力ＤＩと、出力Ｑとのいずれか一方を、テストデー
タ出力ＤＯへと選択接続する。トライステート論理ゲー
ト１８は、その入力が前記出力Ｑに接続され、その出力
が前記テストバス線ＴＢに接続されている。入力選択信
号発生回路２０は、選択信号ＳＥＬから選択有効が入力
され、且つ、動作モード信号ＭＤから入力モード選択が
入力されたときに、前記入力マルチプレクサが前記テス
トバス線ＴＢを選択接続する信号を発生する。バス出力
制御信号発生回路２２は、前記選択信号ＳＥＬから選択
有効が入力され、且つ、前記動作モード信号ＭＤから出
力モード選択が入力されたときに、前記トライステート
論理ゲート１８の出力を有効とする信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、予め用意されているマ
クロセルを用いて設計された論理回路をテスト対象とす
る論理回路テスト方法に用いられるバウンダリレジスタ
に係り、特に、テスト能率を向上することができるバウ
ンダリレジスタに関する。

【０００２】

【従来の技術】従来から、論理回路のテストを容易化す
るために、スキャンパス方式と呼ばれる方式が用いられ
ている。

【０００３】これは、回路中の全てのフリップフロップ
を、テスト時に通常の回路接続から切り離して、１つの
長大なシフトレジスタに切り替えるというものである。
又、この方式では、テスト中の各フリップフロップへの
アクセスは、全てのフリップフロップを１つのシフトレ
ジスタとして動作させながら行う。

【０００４】例えば、全てのフリップフロップを１つの
シフトレジスタとして動作させながら、所望のテストパ
ターンをシリアルに入力する。あるいは、それぞれのフ
リップフロップの論理状態を読み出す際には、全てのフ
リップフロップを１つのシフトレジスタとして動作させ
ながら、順次それぞれの論理状態を読み出す。

【０００５】一般に、論理回路は、フリップフロップや
カウンタ等の順序回路と、ゲート等の組合せ回路とに分
けることができる。このようなスキャンパステスト法で
は、テスト対象となる論理回路を、このような順序回路
の部分と、組合せ回路の部分とに分けてテストするとい
うものである。

【０００６】一方、従来から用いられている論理回路の
テスト方式として、いわゆるバウンダリスキャンレジス
タを用いたものがある。

【０００７】これは、ユーザ回路等のテスト対象となる
論理回路の入力あるいは出力、更にはその内部に、バウ
ンダリスキャンレジスタを予め接続しておくというもの
である。又、このようなテスト対象の論理回路の入力や
出力等の論理状態の設定あるいはその論理状態の読出し
の際には、前記バウンダリスキャンレジスタを介してア
クセスするというものである。

【０００８】一般的な前記バウンダリスキャンレジスタ
は、主として、フリップフロップと、マルチプレクサと
により構成されている。

【０００９】又、その論理状態の設定の際には、個々の
バウンダリスキャンレジスタ内のマルチプレクサを切り
替えることによって、多数のバウンダリスキャンレジス
タを、１つの長大なシフトレジスタに構成する。従っ
て、このようなシフトレジスタとして構成されたものに
対して、シリアルなデータパターンを入力することによ
り、個々のバウンダリスキャンレジスタの論理状態の設
定を行うことができる。

【００１０】一方、個々の前記バウンダリスキャンレジ
スタの論理状態を読み出す際には、その内部のマルチプ
レクサを切り替えることによって、多数のバウンダリス
キャンレジスタを１つの長大なシフトレジスタとして構
成する。又、このようにシフトレジスタとして構成され
たものから、シリアルにデータをシフトさせながら、個
々の前記バウンダリスキャンレジスタの論理状態を順次
外部へと読み出すことができる。

【００１１】しかしながら、前記スキャンパス方式の論
理回路テスト方法や、前記バウンダリスキャンレジスタ
を用いた論理回路テスト方法等では、ＲＡＭ（random a
ccess memory）やビット幅が広いレジスタ等があると、
能率良くテストすることができないという問題がある。
又、テスト対象の論理回路が大規模になると、用いるテ
ストパターンが増大してしまうという問題もある。

【００１２】このような問題を解決するために、特開昭
６０−４２６６５では、複数の機能的に独立な規格化さ
れた機能論理ブロックと、これら機能論理ブロックを独
立にテストする手段と、前記機能論理ブロックを全体の
論理回路から論理的に無関係にする手段と、前記機能論
理ブロック以外の複合論理回路部分を独立にテストする
手段とを備えた半導体集積回路をテストするという技術
がある。該特開昭６０−４２６６５によれば、用いるテ
ストパターンを比較的容易に生成し、能率良くテストを
行うことが可能である。

【００１３】又、特開平１−１９５３７９では、複数の
論理回路部分でなる論理回路をテストする場合に、それ
ぞれの論理回路部分の入力データ及び出力データの入出
力を独立して行うようにしている。又、与えられる入力
データを第１の保持手段で保持した後、第２の保持手段
に転送することにより、テストの実行と平行して次のテ
ストの入力データを第１の保持手段に与えて保持するよ
うにしている。このような前記特開平１−１９５３７９
で開示されている技術によれば、テスト対象の論理回路
を複数の論理回路部分に分割しながらテストする際、こ
れを能率的に行うことが可能である。

【００１４】又、特開昭６４−３３６３７では、同機能
を持つマクロセルが少なくとも２個含まれるシステムＬ
ＳＩ（large scale integrated circuit）において、ま
ず、上記マクロセルの出力同士の論理積演算を行うゲー
トと、このゲート出力をテストモード信号に従い、外部
へ取り出す第１のセレクタを備えるようにしている。
又、前記テストモード信号に基づき、１入力により複数
のマクロセルをドライブする第２のセレクタをも具備す
るようにしている。従来、複数のマクロセルを作り込ん
だＬＳＩにおいては、同機能のマクロセルが複数含まれ
る場合であっても、個々にテストを行っている。従っ
て、テストシーケンスの増加、及びテストに費やされる
時間も多くなってしまっていた。該特開昭６４−３３６
３７によれば、このように同機能のマクロセルが含まれ
る場合には、上記問題点を解消し、テスト時間の短縮を
図ることが可能である。

【００１５】

【発明が達成しようとする課題】しかしながら、従来か
ら論理回路のテスト能率を向上させるべく、様々な技術
が開示されているものの、テストを能率良く行うことが
困難になってきている。これは、例えば集積回路の集積
度の向上等に伴って、テスト対象の論理回路がより大規
模になり、又、その構成もより複雑なものとなっている
ためである。又、論理回路のテスト能率は、更に、より
向上されなければならないという要請もある。

【００１６】本発明は、前記従来の問題点を解決するべ
く成されたもので、よりテスト能率を向上することがで
きる論理回路テスト方法及びテスト入力回路及びテスト
出力回路を提供することを目的とする。

【００１７】

【課題を達成するための手段】本発明は、その入力Ｄに
入力されたビットデータを保持し、保持されたものを、
その出力Ｑへと出力するフリップフロップ部と、テスト
データ入力ＤＩと、テストバス線ＴＢとのいずれか一方
を、前記入力Ｄへと選択接続する入力マルチプレクサ
と、前記テストデータ入力ＤＩと、前記出力Ｑとのいず
れか一方を、テストデータ出力ＤＯへと選択接続する出
力マルチプレクサと、その入力が前記出力Ｑに接続さ
れ、その出力が前記テストバス線ＴＢに接続されたトラ
イステート論理ゲートと、選択信号ＳＥＬから選択有効
が入力され、且つ、動作モード信号ＭＤから入力モード
選択が入力されたときに、前記入力マルチプレクサが前
記テストバス線ＴＢを選択接続する入力選択信号ＣＢＩ
を発生する回路と、前記選択信号ＳＥＬから選択有効が
入力され、且つ、前記動作モード信号ＭＤから出力モー
ド選択が入力されたときに、前記トライステート論理ゲ
ートの出力を有効とするためのバス出力制御信号ＣＢＯ
を発生する回路とを備えたことにより、前記課題を達成
したものである。

【００１８】

【作用】前述の如く、近年、例えば集積回路に組み込む
論理回路等は、より大規模化していると共に、その構成
もより複雑なものとなっている。又、テスト対象となる
論理回路が大規模化すると、そのテストパターンも増大
してしまう。このようにテストパターンが増大してしま
うと、その設定や読出しに時間がかかり、テスト能率を
低下させてしまう。

【００１９】このような問題を解決するために、本発明
においては、テストパターンの設定時や読出し時に、前
述のようなバウンダリレジスタに対して、可能な範囲で
パラレルにアクセスするようにしている。

【００２０】このため、本発明においては、従来にはな
いテストバスを用いるようにしている。即ち、従来シリ
アルに１ビットずつシフトさせながら設定あるいは読み
出していた前記バウンダリレジスタのテストパターン
を、本発明においては、前記テストバスを用いて、可能
な範囲でパラレルにアクセスするというものである。従
って、本発明によれば、能率良くテストパターンの設定
及び読出しが可能であり、テスト能率を向上させること
ができる。

【００２１】図１は、本発明の要旨を示すブロック図で
ある。

【００２２】この図１においては、前述の如くテストバ
スにてアクセスされる、本発明のバウンダリレジスタの
構成の要旨が示されている。

【００２３】本発明のバウンダリレジスタは、この図１
に示される如く、少なくとも、フリップフロップ部１２
と、入力マルチプレクサ１４と、出力マルチプレクサ１
６と、トライステート論理ゲート１８と、入力選択信号
発生回路２０と、バス出力制御信号発生回路２２とによ
り構成されている。又、バッファゲート１８は、必要に
応じて構成する。

【００２４】又、このような構成の本発明のバウンダリ
レジスタにおいては、テストデータ入力ＤＩが、テスト
対象となる論理回路において、テストのために、その論
理状態を読み出す必要のあるネットへと接続される。
又、テストデータ出力ＤＯは、前記テスト対象の論理回
路において、テスト中、テストデータの設定を行うべき
ネットに接続されている。

【００２５】例えば、当該バウンダリレジスタは、前記
テストデータ入力ＤＩと前記テストデータ出力ＤＯとに
関して、テスト中にデータを読み出したり、テストデー
タを設定する必要があるネットに挿入するような形態で
用いるようにしてもよい。例えば、後述する実施例の如
く、あるマクロセルとあるグルーロジックとの間や、
又、あるマクロセルとあるマクロセルとの間等に挿入す
ることが可能である。

【００２６】又、この図１に示されるテストバス線ＴＢ
は、前述のテストバスを構成する１つのデータ線であ
る。

【００２７】まず、前記フリップフロップ部１２は、例
えばＤ型フリップフロップを備え、又、その他必要な回
路等を備えたものである。該フリップフロップ部１２
は、少なくとも、その入力Ｄに入力されたビットデータ
を保持し、又、このように保持されたものを、その出力
Ｑへと出力できるものであればよい。該フリップフロッ
プ部１２は、例えば後述する実施例の如く、１つの一般
的なＤ型フリップフロップのみでも構成することが可能
である。

【００２８】前記入力マルチプレクサ１４は、前記テス
トデータ入力ＤＩと、前記テストバス線ＴＢとのいずれ
か一方を、前述のフリップフロップ部１２の前記入力Ｄ
へと選択接続するものである。一方、前記出力マルチプ
レクサ１６は、前記テストデータ入力ＤＩと、前述のフ
リップフロップ部１２の前記出力Ｑとのいずれか一方
を、前記テストデータ出力ＤＯへと選択接続するもので
ある。

【００２９】又、前記トライステート論理ゲート１８
は、当該トライステート論理ゲート１８の入力が前記フ
リップフロップ部１２の前記出力Ｑに接続され、当該ト
ライステート論理ゲート１８の出力が前記テストバス線
ＴＢに接続されたものである。

【００３０】該トライステート論理ゲートは、例えば後
述する実施例の如く、トライステートバッファゲートで
あってもよい。あるいは、本発明とは直接関係のない回
路要素と共に複合的に構成するために用いる、例えばト
ライステートＮＡＮＤ論理ゲート等であってもよい。該
トライステート論理ゲート１８は、少なくとも、後述す
るバス出力制御信号ＣＢＯを入力する当該トライステー
ト論理ゲート１８のイネーブル入力に従って、当該バウ
ンダリレジスタから前記テストバス線ＴＢへの出力を行
わない場合には、該テストバス線ＴＢに接続される当該
トライステート論理ゲート１８の出力をハイインピーダ
ンス状態とすることができるものであればよい。

【００３１】前記入力選択信号発生回路２０は、当該バ
ウンダリレジスタに入力される選択信号ＳＥＬから選択
有効が入力され、且つ、当該バウンダリレジスタに入力
される動作モード信号ＭＤから入力モード選択が入力さ
れたときに、前記入力マルチプレクサが前記テストバス
線ＴＢを選択接続する入力選択信号ＣＢＩを発生するも
のである。

【００３２】前記選択信号ＳＥＬは、前記テストバス線
ＴＢを介して、当該バウンダリレジスタに対してテスト
データを設定したり、あるいは、同じく前記テストバス
線ＴＢを介して、当該バウンダリレジスタ中からテスト
データを読み出すという、当該バウンダリレジスタの選
択有効を伝達する信号である。例えば、該選択信号ＳＥ
Ｌが“１（Ｈ状態）”の場合に、「選択有効」、即ちテ
ストデータの設定や読出しを行うことを伝達する。ある
いは、前記選択信号ＳＥＬが“０（Ｌ状態）”のときに
は、「選択無効」、即ち前述のようなテストデータの設
定も行わず、且つ、前述のようなテストデータの読出し
も行わないことを伝達する。

【００３３】前記動作モード信号ＭＤは、「入力モード
選択」であるか、あるいは「出力モード選択」であるか
を伝達する。例えば、前記動作モード信号ＭＤが“１”
の場合に、前記入力モード選択、即ち前記テストバス線
ＴＢから前記フリップフロップ部１２へのテストデータ
の設定を行うことを伝達する。あるいは、前記動作モー
ド信号ＭＤが“０”の場合には、前記出力モード選択、
即ち前記フリップフロップ部１２から前記テストバスＴ
Ｂへとテストデータを読み出すということを伝達するよ
うにしてもよい。

【００３４】前記バス出力制御信号発生回路２２は、前
記選択信号ＳＥＬから前記選択有効が入力され、且つ、
前記動作モード信号ＭＤから前記出力モード選択が入力
されたときに、前記トライステート論理ゲート１８の出
力を有効とするためのバス出力制御信号ＣＢＯを発生す
るものである。該バス出力制御信号ＣＢＯから「有効」
の信号が伝達されると、前記トライステート論理ゲート
１８は、前記フリップフロップ部１２の前記出力Ｑの論
理状態に従って、“１”又は“０”を出力する。又、該
バス出力制御信号ＣＢＯにて「無効」が伝達されると、
前記トライステート論理ゲート１８の出力は、ハイイン
ピーダンス状態となる。

【００３５】以上説明した通り、本発明のバウンダリレ
ジスタによれば、テスト対象の論理回路中の所望のネッ
トに対して、前記テストバス中の前記テストバス線ＴＢ
を介して、所望のテストデータの設定を行うことができ
る。又、テスト対象の論理回路の所望のネットの論理状
態を、前記テストバス線へと読み出すことができる。

【００３６】更に、本発明のバウンダリレジスタにおい
ては、これを複数、単一の前記テストバス線ＴＢに接続
して用いるということも可能である。この場合、複数の
前記バウンダリレジスタのうちの１つの前記選択信号Ｓ
ＥＬを「選択有効」とすることで、そのバウンダリレジ
スタへのアクセスが可能となる。

【００３７】又、前記テストバスがn 本の複数の前記テ
ストバス線ＴＢにて構成される場合、多数の本発明のバ
ウンダリレジスタに対して、n 個毎、パラレルにアクセ
スすることが可能である。このように、同時にアクセス
されるn 個の前記バウンダリレジスタについては、それ
ぞれ異なる前記テストバス線ＴＢに接続するようにす
る。又、このように実際にパラレルにアクセスする際に
は、同時にアクセスされる前記バウンダリレジスタの前
記選択信号ＳＥＬを、同時に「選択有効」とするように
する。

【００３８】従って、本発明によれば、前記テストバス
の複数本の前記テストバス線を用いて、可能な範囲でパ
ラレルにテストデータの設定やテストデータの読出しを
行うことが可能である。従って、本発明によれば、能率
良くテストパターンの設定及び読出しが可能であり、テ
スト能率を向上させることが可能である。

【００３９】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４０】図２は、本発明が適用された集積回路中に
組み込まれる論理回路の一部の論理回路図である。

【００４１】この図２において、マクロセル３０a 中に
は、特に本発明が適用されたバウンダリレジスタ１０a
〜１０f が内蔵されている。又、マクロセル３０b につ
いても、本発明が適用されたバウンダリレジスタ１０g
〜１０l が内蔵されている。これらマクロセル３０a 及
び３０b は、いずれも、セミカスタム化された集積回路
の設計者に対して、予め用意されているものである。従
って、設計者は、このようなマクロセル３０a 、３０b
等を用いながら、又、必要に応じてカスタム化された回
路を設計しながら、集積回路全体の論理回路の設計を行
う。例えば、この図２において、グルーロジック３２a
〜３２c は、カスタム化された回路であり、主として、
前記マクロセル３０a や３０b 等に対するインタフェイ
ス機能を中心とした回路がなされている。

【００４２】これらマクロセル３０a とマクロセル３０
b との間には、グルーロジック３２b が設けられてい
る。該グルーロジック３２b は、前記マクロセル３０a
と前記マクロセル３０b との間の信号のインタフェイス
等を行う、ユーザによってカスタム化された回路が作り
込まれている。又、前記マクロセル３０a に対しては、
前記グルーロジック３２a が接続されている。前記マク
ロセル３０b に対しては、前記グルーロジック３２c が
接続されている。

【００４３】このような図２に示される論理回路におい
て、そのテストを目的として、合計３本のテストバス線
ＴＢ１〜ＴＢ３で構成されるテストバスが設けられてい
る。

【００４４】これらテストバス線ＴＢ１〜ＴＢ３のそれ
ぞれに対しては、その外部からテストデータを入力する
ために、テストデータ入力フリップフロップ３６が設け
られている。又、これらテストバス線ＴＢ１〜ＴＢ３そ
れぞれからテストデータを外部へと読み出すために、テ
ストデータ出力フリップフロップ３８が設けられてい
る。

【００４５】又、前記テストバス線ＴＢ１には、前記バ
ウンダリスキャンレジスタ１０a 、１０d 、１０g 及び
１０j が接続されている。前記テストバス線ＴＢ２に
は、前記バウンダリレジスタ１０b 、１０e 、１０h 及
び１０k が接続されている。前記テストバス線ＴＢ３に
は、前記バウンダリレジスタ１０c 、１０f 、１０i 及
び１０l が接続されている。

【００４６】なお、前記グルーロジック３２b 中の、ユ
ーザの所望の論理回路を構成する構成要素の１つである
フリップフロップ３４a 〜３４c は、テスト時にシフト
レジスタとして構成され、スキャンパス方式の論理回路
テスト法が適用される。

【００４７】図３は、本実施例に用いられるマクロセル
に関する概略論理回路図である。

【００４８】この図３においては、前記図２に示された
前記マクロセル３０a が示されている。又、該マクロセ
ル３０a は、所定のマクロ回路４０を有している。前記
グルーロジック３２a から前記マクロ回路４０への信号
の経路には、前記バウンダリレジスタ１０a 、１０b 及
び１０c が配置されている。又、前記マクロ回路４０か
ら前記グルーロジック３２b への信号の経路には、前記
バウンダリレジスタ１０d 〜１０f が配置されている。

【００４９】前記バウンダリレジスタ１０a 及び１０b
の端子ＴＢは、前記テストバス線ＴＢ１に接続されてい
る。前記バウンダリレジスタ１０b 及び１０e の端子Ｔ
Ｂは、前記テストバス線ＴＢ２に接続されている。前記
バウンダリレジスタ１０c 及び１０f の端子ＴＢは、前
記テストバス線ＴＢ３へと接続されている。

【００５０】図４は、本実施例に用いられるバウンダリ
レジスタの論理回路図である。

【００５１】本実施例に用いられる前記バウンダリレジ
スタ１０a 〜１０l には、前記図１に示される本発明が
適用されている。特に、本実施例の前記バウンダリレジ
スタ１０a 〜１０l においては、前記図１の前記フリッ
プフロップ部１２が、１個のＤ型フリップフロップ１２
a にて構成されている。又、前記図１の前記入力選択信
号発生回路２０が、１つのＡＮＤ論理ゲート２０a にて
構成されている。前記図１の前記バス出力制御信号発生
回路２２が、１つのＮＡＮＤ論理ゲート２２aにて構成
されている。該ＮＡＮＤ論理ゲート２２a の一方の入力
は、この図４に示される如く、反転入力となっている。
又、前記図１の前記トライステート論理ゲート１８は、
トライステートバッファゲート１８a となっている。

【００５２】本実施例の前記バウンダリレジスタ１０a
〜１０c の、都合３本の前記選択信号ＳＥＬは、１つに
接続され、選択信号ＳＥＬ１となっている。前記バウン
ダリレジスタ１０d 〜１０f の、都合３本の前記選択信
号ＳＥＬは、１つに接続され、選択信号ＳＥＬ２となっ
ている。前記バウンダリレジスタ１０g 〜１０i の、都
合３本の前記選択信号ＳＥＬは、１つに接続され、選択
信号ＳＥＬ３となっている。前記バウンダリレジスタ１
０j 〜１０l の、都合３本の前記選択信号ＳＥＬは、１
つに接続され、選択信号ＳＥＬ４となっている。

【００５３】これら選択信号ＳＥＬ１〜ＳＥＬ４は、排
他的に１つのみが「選択有効」となる。即ち、「選択有
効」となった前記選択信号ＳＥＬ１〜ＳＥＬ４の１つに
対応する、前記バウンダリレジスタ１０a 〜１０l のう
ちの３つが、同時に前記テストバスからアクセスされ
る。

【００５４】又、本実施例の前記バウンダリレジスタ１
０a 〜１０l において、１２本の前記動作モード信号Ｍ
Ｄは１つに接続され、ＭＤ１となっている。該動作モー
ド信号ＭＤ１は、前記テストデータ入力フリップフロッ
プ３６や前記テストデータ出力フリップフロップ３８と
共に制御され、前記「入力モード選択」であるか、ある
いは前記「出力モード選択」であるかが指定される。

【００５５】以上説明した本実施例において、各部のテ
ストは次の通り行われる。

【００５６】（１）マクロセル３０a 又は３０b の単体
テスト。 (a) まず、入力側のバウンダリレジスタ１０a 〜１０c
、１０g 〜１０i へと、前記テストバス及び前記テス
トデータ入力フリップフロップ３６を介して所望のテス
トデータをセットする。例えば、前記マクロセル３０a
の単体テストの場合、前記バウンダリレジスタ１０a 〜
１０c に対して、テストデータをセットする。この際、
例えば、前記マクロセル３０a の単体テストの場合、前
記選択信号ＳＥＬ２が「選択有効」となる。前記マクロ
セル３０b の単体テストの場合、前記選択信号ＳＥＬ４
が「選択有効」となる。 (b) 単体テスト対象となる前記マクロセル３０a 又は３
０b を動作させた後、出力側の前記バウンダリレジスタ
１０d 〜１０f 、１０j 〜１０l に取り込まれたデータ
を、前記テストバス及び前記テストデータ出力フリップ
フロップ３８を介して観測する。この際、例えば、前記
マクロセル３０aの単体テストの場合には、前記選択信
号ＳＥＬ１が「選択有効」となる。あるいは、前記マク
ロセル３０b の単体テストの場合、前記選択信号ＳＥＬ
３が「選択有効」となる。

【００５７】（２）グルーロジック３２a 〜３２c のい
ずれかの単体テストの場合。 (a) 入力側のバウンダリレジスタ、例えば前記グルーロ
ジック３２b の単体テストの場合には、前記バウンダリ
レジスタ１０d 〜１０f にテストデータを、前記テスト
バス及び前記テストデータ入力フリップフロップ３６を
介して設定する。この際、前記選択信号ＳＥＬ２が「選
択有効」となる。 (b) 単体テスト対象となるグルーロジック、例えば前記
グルーロジック３２b を動作させた後、出力側のバウン
ダリレジスタ、例えば前記グルーロジック３２b の単体
テストの場合には前記バウンダリレジスタ１０g 〜１０
i に取り込まれたデータを、前記テストバス及び前記テ
ストデータ出力フリップフロップ３８を介して観測す
る。

【００５８】このような本実施例によれば、次に列挙す
るような優れた効果を得ることができる。

【００５９】（１）前記マクロセル３０a 、３０b や前
記グルーロジック３２a 〜３２c 等、各回路ブロック単
位でテストすることが可能であり、テスト能率を向上す
ることができる。

【００６０】（２）テストデータの設定やテストデータ
の読出しの際、シフトせず、可能な範囲でパラレルにア
クセスするため、テストパターン数を減少することがで
きる。

【００６１】（３）各バウンダリレジスタ１０a 〜１０
l を、観測点にも制御点にもすることができ、テストを
効果的に行うことができる。

【００６２】（４）前記マクロセル３０a 、３０b や前
記グルーロジック３２a 〜３２c 等、１つずつの回路ブ
ロックとして独立構成し、テストしたときのテストパタ
ーンが、そのまま流用することができる。

【００６３】（５）他のテスト方法、例えばスキャンパ
ス方式のテスト方法等との併用が可能である。

【００６４】

【発明の効果】以上説明した通り、本発明によれば、テ
スト能率を向上することができるという優れた効果を得
ることができる。

【図面の簡単な説明】

【図１】本発明のバウンダリレジスタの要旨を示すブロ
ック図

【図２】本発明が適用された論理回路の実施例の一部の
論理回路図

【図３】前記実施例のマクロセル周辺の論理回路図

【図４】前記実施例に用いられるバウンダリレジスタの
論理回路図

【符号の説明】

１０a 〜１０l …バウンダリレジスタ １２…フリップフロップ部 １２a …Ｄ型フリップフロップ １４…入力マルチプレクサ １６…出力マルチプレクサ １８…トライステート論理ゲート １８a …トライステートバッファゲート ２０…入力選択信号発生回路 ２０a …ＡＮＤ論理ゲート ２２…バス出力制御信号発生回路 ２２a …ＮＡＮＤ論理ゲート ２８…バッファゲート ３０、３０a 、３０b …マクロセル ３２a 〜３２c …グルーロジック ３４a 〜３４c …フリップフロップ（スキャンパステス
ト対象のもの） ３６…テストデータ入力フリップフロップ ３８…テストデータ出力フリップフロップ ４０…マクロ回路 ＤＩ…テストデータ入力 ＤＯ…テストデータ出力 ＴＢ…テストバス線 ＳＥＬ…選択信号 ＭＤ…動作モード信号 ＣＢＩ…入力選択信号 ＣＢＯ…バス出力制御信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】その入力Ｄに入力されたビットデータを保
   持し、保持されたものを、その出力Ｑへと出力するフリ
   ップフロップ部と、 テストデータ入力ＤＩと、テストバス線ＴＢとのいずれ
   か一方を、前記入力Ｄへと選択接続する入力マルチプレ
   クサと、 前記テストデータ入力ＤＩと、前記出力Ｑとのいずれか
   一方を、テストデータ出力ＤＯへと選択接続する出力マ
   ルチプレクサと、 その入力が前記出力Ｑに接続され、その出力が前記テス
   トバス線ＴＢに接続されたトライステート論理ゲート
   と、 選択信号ＳＥＬから選択有効が入力され、且つ、動作モ
   ード信号ＭＤから入力モード選択が入力されたときに、
   前記入力マルチプレクサが前記テストバス線ＴＢを選択
   接続する入力選択信号ＣＢＩを発生する回路と、 前記選択信号ＳＥＬから選択有効が入力され、且つ、前
   記動作モード信号ＭＤから出力モード選択が入力された
   ときに、前記トライステート論理ゲートの出力を有効と
   するためのバス出力制御信号ＣＢＯを発生する回路とを
   備えたことを特徴とするバウンダリレジスタ。