JPH0511027A - スキヤン回路を内蔵した集積回路 - Google Patents
スキヤン回路を内蔵した集積回路Info
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- JPH0511027A JPH0511027A JP3164481A JP16448191A JPH0511027A JP H0511027 A JPH0511027 A JP H0511027A JP 3164481 A JP3164481 A JP 3164481A JP 16448191 A JP16448191 A JP 16448191A JP H0511027 A JPH0511027 A JP H0511027A
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- JP
- Japan
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- circuit
- scan
- signal
- selector
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 この発明は、集積回路（ゲートアレイ）の製
造時のテストを容易にするため、切り換えによってシフ
トレジスタ状に接続できるフリップフロップの回路規模
を縮小するためになされたものである。 【構成】 フリップフロップのクロック信号をスキャン
クロック，システムクロックのいずれかに切り換えるセ
レクタを、各順序回路ごとに設けずこれらの順序回路の
クロック系統ごとに１個のセレクタを設けた。これによ
り、たとえば、ゲートアレイであれば各フリップフロッ
プごとに３ゲートの節約が可能になる。
造時のテストを容易にするため、切り換えによってシフ
トレジスタ状に接続できるフリップフロップの回路規模
を縮小するためになされたものである。 【構成】 フリップフロップのクロック信号をスキャン
クロック，システムクロックのいずれかに切り換えるセ
レクタを、各順序回路ごとに設けずこれらの順序回路の
クロック系統ごとに１個のセレクタを設けた。これによ
り、たとえば、ゲートアレイであれば各フリップフロッ
プごとに３ゲートの節約が可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、製造時のテストを容
易にするため、フリップフロップなどの順序回路をシフ
トレジスタ状に接続したスキャン回路を内蔵した集積回
路に関する。
易にするため、フリップフロップなどの順序回路をシフ
トレジスタ状に接続したスキャン回路を内蔵した集積回
路に関する。
【０００２】
【従来の技術】ゲートアレイなどを用いた集積回路の製
造時において、製造されたチップが正常に動作するか否
かをテストする必要がある。しかし、フリップフロップ
やラッチなどの順序回路を含む集積回路のテストパター
ン（検査系列）は複雑かつ長大になる。このため、切り
換えにより順序回路をシフトレジスタ状に接続し、この
回路のみにスキャンクロックを印加することにより、内
部状態を設定したり読み出す方式が実用化されている。
この方法を用いればテストパターンが簡単に作成でき
る。
造時において、製造されたチップが正常に動作するか否
かをテストする必要がある。しかし、フリップフロップ
やラッチなどの順序回路を含む集積回路のテストパター
ン（検査系列）は複雑かつ長大になる。このため、切り
換えにより順序回路をシフトレジスタ状に接続し、この
回路のみにスキャンクロックを印加することにより、内
部状態を設定したり読み出す方式が実用化されている。
この方法を用いればテストパターンが簡単に作成でき
る。
【０００３】図３はその方式を用いた集積回路の一部を
示す図である。この図はスキャンクロックによってその
記憶状態が設定および読み出される３個のフリップフロ
ップを示している。フリップフロップ６０にはＤフリッ
プフロップであるフリップフロップ本体６１およびデー
タセレクタ６２およびクロックセレクタ６３が内蔵され
ている。Ｄフリップフロップは周知の如くクロック信号
（立ち上がり）が入力された時のデータ入力端子Ｄの状
態をＱ出力とするフリップフロップである。データセレ
クタ６２は、フリップフロップ本体６１のＤ端子の接続
を、集積回路の本来の動作（通常動作）時におけるデー
タ入力端子、または、テスト時にフリップフロップをシ
フトレジスタ状に接続して記憶内容を読み出す動作（ス
キャン動作）時に前段に接続されるフリップフロップか
らの入力を受け付けるスキャンイン端子に切り換える切
換回路である。また、クロックセレクタ６３はシステム
クロック，スキャンクロックのいずれか一方を選択して
フリップフロップ本体６１のクロック端子に入力する切
換回路である。これらデータセレクタ６２，クロックセ
レクタ６３の切り換え動作は外部から与えられる同一の
セレクト信号によって切り換えられる。
示す図である。この図はスキャンクロックによってその
記憶状態が設定および読み出される３個のフリップフロ
ップを示している。フリップフロップ６０にはＤフリッ
プフロップであるフリップフロップ本体６１およびデー
タセレクタ６２およびクロックセレクタ６３が内蔵され
ている。Ｄフリップフロップは周知の如くクロック信号
（立ち上がり）が入力された時のデータ入力端子Ｄの状
態をＱ出力とするフリップフロップである。データセレ
クタ６２は、フリップフロップ本体６１のＤ端子の接続
を、集積回路の本来の動作（通常動作）時におけるデー
タ入力端子、または、テスト時にフリップフロップをシ
フトレジスタ状に接続して記憶内容を読み出す動作（ス
キャン動作）時に前段に接続されるフリップフロップか
らの入力を受け付けるスキャンイン端子に切り換える切
換回路である。また、クロックセレクタ６３はシステム
クロック，スキャンクロックのいずれか一方を選択して
フリップフロップ本体６１のクロック端子に入力する切
換回路である。これらデータセレクタ６２，クロックセ
レクタ６３の切り換え動作は外部から与えられる同一の
セレクト信号によって切り換えられる。
【０００４】ここで、システムクロックは通常動作時に
用いられるクロック信号であり、この集積回路のすべて
の回路に印加されるものであるが、その集積回路の構成
によりすべての回路に同一のクロックが印加されるとは
限らない。現在、集積回路の大規模化に伴い１チップの
集積回路内に複数のシステムクロックが存在することが
一般化している。一方、スキャンクロックは図示のよう
なテスト時にデータの読み出しが必要な順序回路にのみ
印加されるクロックであり、このようにシフトレジスタ
状に接続された全ての回路に同一のクロックが印加され
る。
用いられるクロック信号であり、この集積回路のすべて
の回路に印加されるものであるが、その集積回路の構成
によりすべての回路に同一のクロックが印加されるとは
限らない。現在、集積回路の大規模化に伴い１チップの
集積回路内に複数のシステムクロックが存在することが
一般化している。一方、スキャンクロックは図示のよう
なテスト時にデータの読み出しが必要な順序回路にのみ
印加されるクロックであり、このようにシフトレジスタ
状に接続された全ての回路に同一のクロックが印加され
る。
【０００５】
【発明が解決しようとする課題】ところで、図３に示し
たように従来の集積回路においては、シフトレジスタ状
に接続するフリップフロップの全てにデータセレクタ６
２およびクロックセレクタ６３が備えられていた。この
ようなセレクタは図２（Ａ）に示すようなものである
が、これをたとえば、ゲートアレイの基本セルで構成し
た場合には、３ゲートが必要となる。図３では３個のフ
リップフロップのみを示しているが、実際の集積回路に
おいてスキャンの対象となる（シフトレジスタ状に接続
される）フリップフロップは数十ないし数百にのぼる。
その全てにこのようなセレクタを備えると、極めて多く
のゲートがクロック選択のために必要となり、回路の構
成が大規模になる欠点があった。
たように従来の集積回路においては、シフトレジスタ状
に接続するフリップフロップの全てにデータセレクタ６
２およびクロックセレクタ６３が備えられていた。この
ようなセレクタは図２（Ａ）に示すようなものである
が、これをたとえば、ゲートアレイの基本セルで構成し
た場合には、３ゲートが必要となる。図３では３個のフ
リップフロップのみを示しているが、実際の集積回路に
おいてスキャンの対象となる（シフトレジスタ状に接続
される）フリップフロップは数十ないし数百にのぼる。
その全てにこのようなセレクタを備えると、極めて多く
のゲートがクロック選択のために必要となり、回路の構
成が大規模になる欠点があった。
【０００６】この発明はスキャンクロックとシステムク
ロックとの切換回路を系統毎に持たせるようにしたこと
により上記課題を解決したスキャン回路を内蔵した集積
回路を提供することを目的とする。
ロックとの切換回路を系統毎に持たせるようにしたこと
により上記課題を解決したスキャン回路を内蔵した集積
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は、組み合せ回
路と順序回路とからなる集積回路であって、順序回路の
みをシフトレジスタ状に接続し、このシフトレジスタ状
に接続された順序回路のみにスキャンクロック信号を印
加して各順序回路の内部記憶状態を設定しおよび読み出
す、スキャン回路を内蔵した集積回路において、この集
積回路のクロック信号系統のうち、前記シフトレジスタ
状に接続された順序回路のクロック信号系統のみを１ま
たは複数系統にまとめ、この系統に印加する信号をシス
テムクロック信号、スキャンクロック信号のいずれかに
切り換える切換回路を、各系統毎に各々１個設けたこと
を特徴する。
路と順序回路とからなる集積回路であって、順序回路の
みをシフトレジスタ状に接続し、このシフトレジスタ状
に接続された順序回路のみにスキャンクロック信号を印
加して各順序回路の内部記憶状態を設定しおよび読み出
す、スキャン回路を内蔵した集積回路において、この集
積回路のクロック信号系統のうち、前記シフトレジスタ
状に接続された順序回路のクロック信号系統のみを１ま
たは複数系統にまとめ、この系統に印加する信号をシス
テムクロック信号、スキャンクロック信号のいずれかに
切り換える切換回路を、各系統毎に各々１個設けたこと
を特徴する。
【０００８】
【作用】この発明では、テスト時のスキャンのためにシ
フトレジスタ状に接続されるフリップフロップのクロッ
ク信号系統を１または複数系統にまとめ、各々の系統に
１個の切換回路を設けた。切換回路はその系統に対して
システムクロック信号，スキャンクロック信号のいずれ
か一方を印加する回路である。各順序回路にはこの切換
回路を介してクロック信号が与えられるため、複数の順
序回路の各々に切換回路を内蔵する必要がなくなる。な
お、クロック信号系統を複数系統に分割する場合には、
それぞれ異なるシステムクロック信号が与えられる順序
回路を１系統としてまとめればよい。
フトレジスタ状に接続されるフリップフロップのクロッ
ク信号系統を１または複数系統にまとめ、各々の系統に
１個の切換回路を設けた。切換回路はその系統に対して
システムクロック信号，スキャンクロック信号のいずれ
か一方を印加する回路である。各順序回路にはこの切換
回路を介してクロック信号が与えられるため、複数の順
序回路の各々に切換回路を内蔵する必要がなくなる。な
お、クロック信号系統を複数系統に分割する場合には、
それぞれ異なるシステムクロック信号が与えられる順序
回路を１系統としてまとめればよい。
【０００９】
【実施例】図１はこの発明の実施例である集積回路の一
部を示す図である。この図は３個のフリップフロップ１
０，２０，３０を示している。これらのフリップフロッ
プは、セレクト信号がスキャン動作側に切り換わったと
きシフトレジスタ状に接続される。各フリップフロップ
は、フリップフロップ本体１１，２１，３１およびデー
タセレクタ１２，２２，３２を備えている。データセレ
クタは、フリップフロップ本体のデータ端子に接続さ
れ、セレクト信号によって、通常動作時の接続またはス
キャン動作時の接続を切り換える。フリップフロップ本
体１１の出力端子は通常動作のための接続のほか、スキ
ャン動作のためデータセレクタ２２のスキャンイン端子
に接続され、同様にフリップフロップ本体２１の出力端
子はデータセレクタ３２のスキャンイン端子に接続され
ている。従って、セレクト信号がスキャン信号になった
場合にはフリップフロップ１０，２０，３０は、この順
序でシフトレジスタ状に接続されることになる。また、
各フリップフロップ本体のクロック端子にはクロックセ
レクタ４０からクロック信号が入力される。クロックセ
レクタ４０にはシステムクロックおよびスキャンクロッ
クが入力されている。このクロックセレクタ４０は前記
データセレクタ１２，２２，３２と同一のセレクト信号
によって切り換えられる。すなわち、セレクト信号が通
常動作を指示する信号のとき、データセレクタ１２，２
２，３２は通常動作の回路接続となり、クロックセレク
タ４０はシステムクロックを選択する。また、セレクト
信号がスキャン動作を指示する信号のとき、データセレ
クタ１２，２２，３２は前段のフリップフロップを接続
し、クロックセレクタ４０はスキャンクロックを選択す
る。これによって、各フリップフロップにクロックセレ
クタを内蔵する必要がなくなる。
部を示す図である。この図は３個のフリップフロップ１
０，２０，３０を示している。これらのフリップフロッ
プは、セレクト信号がスキャン動作側に切り換わったと
きシフトレジスタ状に接続される。各フリップフロップ
は、フリップフロップ本体１１，２１，３１およびデー
タセレクタ１２，２２，３２を備えている。データセレ
クタは、フリップフロップ本体のデータ端子に接続さ
れ、セレクト信号によって、通常動作時の接続またはス
キャン動作時の接続を切り換える。フリップフロップ本
体１１の出力端子は通常動作のための接続のほか、スキ
ャン動作のためデータセレクタ２２のスキャンイン端子
に接続され、同様にフリップフロップ本体２１の出力端
子はデータセレクタ３２のスキャンイン端子に接続され
ている。従って、セレクト信号がスキャン信号になった
場合にはフリップフロップ１０，２０，３０は、この順
序でシフトレジスタ状に接続されることになる。また、
各フリップフロップ本体のクロック端子にはクロックセ
レクタ４０からクロック信号が入力される。クロックセ
レクタ４０にはシステムクロックおよびスキャンクロッ
クが入力されている。このクロックセレクタ４０は前記
データセレクタ１２，２２，３２と同一のセレクト信号
によって切り換えられる。すなわち、セレクト信号が通
常動作を指示する信号のとき、データセレクタ１２，２
２，３２は通常動作の回路接続となり、クロックセレク
タ４０はシステムクロックを選択する。また、セレクト
信号がスキャン動作を指示する信号のとき、データセレ
クタ１２，２２，３２は前段のフリップフロップを接続
し、クロックセレクタ４０はスキャンクロックを選択す
る。これによって、各フリップフロップにクロックセレ
クタを内蔵する必要がなくなる。
【００１０】図２は一般的なセレクト回路の構成を示す
図である。この回路は前記クロックセレクタ４０および
データセレクタ１２，２２，３２などに適用される。選
択されるべき信号Ａ，Ｂはゲートである２入力のアンド
回路５０，５１に入力される。これらのアンド回路５
０，５１の出力は２入力のオア回路５２に入力され、こ
のオア回路５２の出力が出力信号Ｙとなる。アンド回路
５０，５１の他方の端子にはセレクト信号Ｓおよびイン
バータ５３で反転された信号Ｓ＊が入力される。
図である。この回路は前記クロックセレクタ４０および
データセレクタ１２，２２，３２などに適用される。選
択されるべき信号Ａ，Ｂはゲートである２入力のアンド
回路５０，５１に入力される。これらのアンド回路５
０，５１の出力は２入力のオア回路５２に入力され、こ
のオア回路５２の出力が出力信号Ｙとなる。アンド回路
５０，５１の他方の端子にはセレクト信号Ｓおよびイン
バータ５３で反転された信号Ｓ＊が入力される。
【００１１】すなわち、アンド回路５０にはＡないしＳ
が入力され、アンド回路５１にはＢおよびＳ＊が入力さ
れる。これによって、セレクト信号Ｓが１の時にはＡが
出力Ｙとなり、Ｓが０の時にはＢが出力Ｙとなる。この
ようなセレクト回路をゲートアレイで構成する場合、一
般的に３ゲート（基本セル）を要する。したがって、ク
ロックセレクタを系統毎に１個設けることにより、各フ
リップフロップ毎に設ける場合に比して、（系統に含ま
れるフリップフロップの数−１）×３個のゲートを節約
することができる。
が入力され、アンド回路５１にはＢおよびＳ＊が入力さ
れる。これによって、セレクト信号Ｓが１の時にはＡが
出力Ｙとなり、Ｓが０の時にはＢが出力Ｙとなる。この
ようなセレクト回路をゲートアレイで構成する場合、一
般的に３ゲート（基本セル）を要する。したがって、ク
ロックセレクタを系統毎に１個設けることにより、各フ
リップフロップ毎に設ける場合に比して、（系統に含ま
れるフリップフロップの数−１）×３個のゲートを節約
することができる。
【００１２】なお、図１には１個のシステムクロックに
よって制御される１系統のみ示したが、複数のシステム
クロックで制御されるフリップフロップをスキャンする
場合には、各々を別系統に構成し、それぞれにクロック
セレクタ４０を設ければよい。また、集積回路が単一の
システムクロックで動作する場合には、クロックセレク
タ４０に代えて、スキャン動作から除外される組合せ回
路に対するクロック信号を切断する回路を設け、この回
路を切断したのちシステムクロックを印加することによ
り、システムクロックを用いてスキャン動作を行うこと
ができる。
よって制御される１系統のみ示したが、複数のシステム
クロックで制御されるフリップフロップをスキャンする
場合には、各々を別系統に構成し、それぞれにクロック
セレクタ４０を設ければよい。また、集積回路が単一の
システムクロックで動作する場合には、クロックセレク
タ４０に代えて、スキャン動作から除外される組合せ回
路に対するクロック信号を切断する回路を設け、この回
路を切断したのちシステムクロックを印加することによ
り、システムクロックを用いてスキャン動作を行うこと
ができる。
【００１３】
【発明の効果】以上のようにこの発明によれば、フリッ
プフロップに印加するクロック信号を、システムクロッ
ク信号，スキャンクロック信号のいずれか一方に切り換
える切換回路を、系統ごとに１個設けたことにより、必
要とされる回路数を少なくすることができ、回路の規模
を小さくすることができる。
プフロップに印加するクロック信号を、システムクロッ
ク信号，スキャンクロック信号のいずれか一方に切り換
える切換回路を、系統ごとに１個設けたことにより、必
要とされる回路数を少なくすることができ、回路の規模
を小さくすることができる。
【図１】この発明の実施例である集積回路の一部の構成
を示す図
を示す図
【図２】一般的なセレクト回路の構成および動作を示す
図
図
【図３】従来のスキャン動作を行う集積回路の一部構成
を示す図
を示す図
１０，２０，３０−フリップフロップ １１，２１，３１−フリップフロップ本体 １２，２２，３２−データセレクタ ４０−クロックセレクタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 組み合せ回路と順序回路とからなる集積
回路であって、順序回路のみをシフトレジスタ状に接続
し、このシフトレジスタ状に接続された順序回路のみに
スキャンクロック信号を印加して各順序回路の内部記憶
状態を設定しおよび読み出す、スキャン回路を内蔵した
集積回路において、 この集積回路のクロック信号系統のうち、前記シフトレ
ジスタ状に接続された順序回路のクロック信号系統のみ
を１または複数系統にまとめ、この系統に印加する信号
をシステムクロック信号、スキャンクロック信号のいず
れかに切り換える切換回路を、各系統毎に各々１個設け
たことを特徴するスキャン回路を内蔵した集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164481A JPH0511027A (ja) | 1991-07-04 | 1991-07-04 | スキヤン回路を内蔵した集積回路 |
| US07/908,175 US5367551A (en) | 1991-07-04 | 1992-07-02 | Integrated circuit containing scan circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164481A JPH0511027A (ja) | 1991-07-04 | 1991-07-04 | スキヤン回路を内蔵した集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511027A true JPH0511027A (ja) | 1993-01-19 |
Family
ID=15793995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164481A Pending JPH0511027A (ja) | 1991-07-04 | 1991-07-04 | スキヤン回路を内蔵した集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367551A (ja) |
| JP (1) | JPH0511027A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738351B2 (ja) * | 1995-06-23 | 1998-04-08 | 日本電気株式会社 | 半導体集積論理回路 |
| US5651013A (en) * | 1995-11-14 | 1997-07-22 | International Business Machines Corporation | Programmable circuits for test and operation of programmable gate arrays |
| WO1997021107A1 (en) * | 1995-12-05 | 1997-06-12 | Atg Technology, Inc. | Partial scan logic |
| US5701335A (en) * | 1996-05-31 | 1997-12-23 | Hewlett-Packard Co. | Frequency independent scan chain |
| US5881067A (en) * | 1997-01-28 | 1999-03-09 | Sun Microsystems, Inc. | Flip-flop design and technique for scan chain diagnosis |
| JPH11328947A (ja) * | 1998-05-18 | 1999-11-30 | Nec Corp | 大規模ｆｉｆｏ回路 |
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| US6061417A (en) * | 1998-12-03 | 2000-05-09 | Xilinx, Inc. | Programmable shift register |
| JP4624109B2 (ja) * | 2003-03-25 | 2011-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置の検査回路 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-07-04 JP JP3164481A patent/JPH0511027A/ja active Pending
-
1992
- 1992-07-02 US US07/908,175 patent/US5367551A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5367551A (en) | 1994-11-22 |
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