JP2738351B2 - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- 238000012360 testing method Methods 0.000 description 72
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- G01R31/317—Testing of digital circuits
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- G01R31/318558—Addressing or selecting of subparts of the device under test
Description
【０００１】
【産業上の利用分野】本発明は半導体集積論理回路に関
し、特に、複数のフリップフロップ回路を縦続形態に接
続してシフトレジスタ回路として動作させることが可能
なスキャンパステスト回路に関する。
し、特に、複数のフリップフロップ回路を縦続形態に接
続してシフトレジスタ回路として動作させることが可能
なスキャンパステスト回路に関する。
【０００２】
【従来の技術】複数のフリップフロップをシフトレジス
タのように連結して外部端子からテスト信号を入力し組
合せ回路の動作結果を読み出すことによりテストの容易
化を図るスキャンパス方式を実装した従来の半導体集積
論理回路は、例えば図２に示すように、内部に設けられ
た第１〜第ｍ（但し、ｍは所定の正整数）のフリップフ
ロップ回路（37〜39）をそれぞれ第１〜第ｍのセレクタ
（33〜36）を介して縦続接続してシフトレジスタ回路と
して動作させ、スキャンパステスト回路を構成してい
る。より詳細には、スキャンパステスト時には、スキャ
ンモードコントロール（32）をテスト側に設定し（所定
の論理値に設定する）、スキャンイン（30）よりスキャ
ンパステスト用信号を順送りし、第１〜第ｍのフリップ
フロップ回路（37〜39）の値を設定したり、スキャンア
ウト端子（40）より信号を順に出力することによって第
１〜第ｍのフリップフロップ回路（37〜39）の値を読み
出し、組合せ回路（41）のテストを行う構成とされてい
る。
タのように連結して外部端子からテスト信号を入力し組
合せ回路の動作結果を読み出すことによりテストの容易
化を図るスキャンパス方式を実装した従来の半導体集積
論理回路は、例えば図２に示すように、内部に設けられ
た第１〜第ｍ（但し、ｍは所定の正整数）のフリップフ
ロップ回路（37〜39）をそれぞれ第１〜第ｍのセレクタ
（33〜36）を介して縦続接続してシフトレジスタ回路と
して動作させ、スキャンパステスト回路を構成してい
る。より詳細には、スキャンパステスト時には、スキャ
ンモードコントロール（32）をテスト側に設定し（所定
の論理値に設定する）、スキャンイン（30）よりスキャ
ンパステスト用信号を順送りし、第１〜第ｍのフリップ
フロップ回路（37〜39）の値を設定したり、スキャンア
ウト端子（40）より信号を順に出力することによって第
１〜第ｍのフリップフロップ回路（37〜39）の値を読み
出し、組合せ回路（41）のテストを行う構成とされてい
る。
【０００３】スキャンパステスト時において、スキャン
パステスト信号を順送りしたり、順に読み出し、照合す
るためのテストパターン（以下「スキャンパステストパ
ターン」という）については、各フリップフロップの値
を決定したり、読み出すにあたりスキャンパステスト回
路を構成するフリップフロップ回路の数に相当する分の
スキャンパステストパターンが必要とされ、スキャンパ
ステストパターンを何種類も用意してテストを行ってい
た。
パステスト信号を順送りしたり、順に読み出し、照合す
るためのテストパターン（以下「スキャンパステストパ
ターン」という）については、各フリップフロップの値
を決定したり、読み出すにあたりスキャンパステスト回
路を構成するフリップフロップ回路の数に相当する分の
スキャンパステストパターンが必要とされ、スキャンパ
ステストパターンを何種類も用意してテストを行ってい
た。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積論理回路は、図２に示すようにスキャンイン30から
フリップフロップ回路の数だけテストパターンを入力
（シリアル入力）する構成とされているが、一般に、ス
キャンパステスト法を用いて組合せ回路の全ての論理を
一回のテストパターンでテストすることはできず、この
ため、一回のテストにおいては、全てのフリップフロッ
プ回路に値をセットしたり、読み出したりする必要はな
い。
集積論理回路は、図２に示すようにスキャンイン30から
フリップフロップ回路の数だけテストパターンを入力
（シリアル入力）する構成とされているが、一般に、ス
キャンパステスト法を用いて組合せ回路の全ての論理を
一回のテストパターンでテストすることはできず、この
ため、一回のテストにおいては、全てのフリップフロッ
プ回路に値をセットしたり、読み出したりする必要はな
い。
【０００５】しかしながら、上記従来の半導体集積論理
回路においては、一テスト毎に全てのフリップフロップ
回路の値をテストパターンとしてスキャンイン30より入
力し、また全てのフリップフロップ回路を読み出すこと
が必要とされるため、スキャンパステスト手法を用いた
半導体集積論理回路のテストにおいて、テスト装置（Ｌ
ＳＩテスタ）に要求されるメモリ容量が極めて大きくな
るという問題があった。
回路においては、一テスト毎に全てのフリップフロップ
回路の値をテストパターンとしてスキャンイン30より入
力し、また全てのフリップフロップ回路を読み出すこと
が必要とされるため、スキャンパステスト手法を用いた
半導体集積論理回路のテストにおいて、テスト装置（Ｌ
ＳＩテスタ）に要求されるメモリ容量が極めて大きくな
るという問題があった。
【０００６】従って、本発明の目的は、上記問題点を解
消し、スキャンパステスト法におけるテストパターンを
削減することを可能とする半導体集積論理回路を提供す
ることにある。
消し、スキャンパステスト法におけるテストパターンを
削減することを可能とする半導体集積論理回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、スキャンパス回路を形成するシフトレジ
スタを構成する複数のフリップフロップ回路を複数の群
に分割し、前記複数の群のそれぞれを選択的にバイパス
させる選択手段と、前記各群毎に設けられ、該群に属す
るフリップフロップ回路へのクロック信号を供給するラ
ッチ手段と、を備え、前記選択手段を介して一の群をバ
イパスする際に、前記一の群に対応する前記ラッチ手段
がホールド状態とされ、前記バイパスされる群に属する
フリップフロップ回路へのクロック信号を凍結し、前記
バイパスされた群に属するフリップフロップ回路を作動
させないように制御するようにしたことを特徴とする半
導体集積論理回路を提供する。
め、本発明は、スキャンパス回路を形成するシフトレジ
スタを構成する複数のフリップフロップ回路を複数の群
に分割し、前記複数の群のそれぞれを選択的にバイパス
させる選択手段と、前記各群毎に設けられ、該群に属す
るフリップフロップ回路へのクロック信号を供給するラ
ッチ手段と、を備え、前記選択手段を介して一の群をバ
イパスする際に、前記一の群に対応する前記ラッチ手段
がホールド状態とされ、前記バイパスされる群に属する
フリップフロップ回路へのクロック信号を凍結し、前記
バイパスされた群に属するフリップフロップ回路を作動
させないように制御するようにしたことを特徴とする半
導体集積論理回路を提供する。
【０００８】本発明においては、前記選択手段が、一の
群の後段に配され、該群を選択的にバイパスするための
バイパス用のセレクタ回路を、前記各群毎に備えてな
る、ことを特徴とする。
群の後段に配され、該群を選択的にバイパスするための
バイパス用のセレクタ回路を、前記各群毎に備えてな
る、ことを特徴とする。
【０００９】本発明においては、好ましくは、前記ラッ
チ手段が、前記ラッチ手段に対応する群の前記バイパス
用のセレクタ回路のバイパス選択制御信号をゲート端子
に制御信号として入力し、バイパス選択制御信号の論理
値がバイパスを選択しないとき、前記ラッチ手段は入力
するクロック信号をそのまま出力するスルー状態とさ
れ、バイパスを選択した時、前記ラッチ手段は、バイパ
スに切り換わる直前の論理出力レベルにクロック信号を
凍結するホールド状態に設定される構成とされるラッチ
回路からなる、ことを特徴とする。
チ手段が、前記ラッチ手段に対応する群の前記バイパス
用のセレクタ回路のバイパス選択制御信号をゲート端子
に制御信号として入力し、バイパス選択制御信号の論理
値がバイパスを選択しないとき、前記ラッチ手段は入力
するクロック信号をそのまま出力するスルー状態とさ
れ、バイパスを選択した時、前記ラッチ手段は、バイパ
スに切り換わる直前の論理出力レベルにクロック信号を
凍結するホールド状態に設定される構成とされるラッチ
回路からなる、ことを特徴とする。
【００１０】本発明は、スキャンパス回路を形成するシ
フトレジスタを構成する複数のフリップフロップ回路を
複数の群に分割し、一の群の後段に配され、前記一の群
に属する最終段のフリップフロップ回路の出力と、前記
一の群の前段の群に属する最終段のフリップフロップ回
路の出力もしくは該一の群が初段の群である場合にはス
キャンイン入力端子からの入力データと、を入力とし、
このうちいずれか一方を、選択制御端子に入力されるバ
イパス制御信号により選択出力して、後段の群の初段の
フリップフロップ回路の入力もしくは前記一の群が最終
段である場合にはスキャンアウト出力端子に供給するこ
とにより前記一の群を選択的にバイパスするバイパス用
のセレクタ回路を前記各群毎に備え、前記各群毎に備え
られ、クロック信号を入力とし、制御端子に入力される
バイパス制御信号により非バイパス／バイパスに応じ
て、前記フリップフロップ回路へのクロックを供給する
スルー状態、及び、バイパスに切り換わる直前の論理レ
ベルにクロックを凍結するホールド状態となるラッチ回
路を前記各群毎に備え、前記各群毎に設けられたラッチ
回路の出力は対応する群に属する全てのフリップフロッ
プ回路のクロック入力端子に共通接続され、前記群毎に
設けられたラッチ回路の制御端子に入力される制御信号
は、前記群に対応する前記バイパス用のセレクタ回路の
選択制御端子への制御信号として入力され、前記一の群
がバイパスされた際に、前記制御信号により前記一の群
に対応する前記ラッチ回路がホールド状態とされ、前記
一の群に属する全ての前記フロップフロップ回路へのク
ロックを凍結して前記フリップフロップ回路が作動しな
いようにしたことを特徴とする半導体集積論理回路を提
供する。
フトレジスタを構成する複数のフリップフロップ回路を
複数の群に分割し、一の群の後段に配され、前記一の群
に属する最終段のフリップフロップ回路の出力と、前記
一の群の前段の群に属する最終段のフリップフロップ回
路の出力もしくは該一の群が初段の群である場合にはス
キャンイン入力端子からの入力データと、を入力とし、
このうちいずれか一方を、選択制御端子に入力されるバ
イパス制御信号により選択出力して、後段の群の初段の
フリップフロップ回路の入力もしくは前記一の群が最終
段である場合にはスキャンアウト出力端子に供給するこ
とにより前記一の群を選択的にバイパスするバイパス用
のセレクタ回路を前記各群毎に備え、前記各群毎に備え
られ、クロック信号を入力とし、制御端子に入力される
バイパス制御信号により非バイパス／バイパスに応じ
て、前記フリップフロップ回路へのクロックを供給する
スルー状態、及び、バイパスに切り換わる直前の論理レ
ベルにクロックを凍結するホールド状態となるラッチ回
路を前記各群毎に備え、前記各群毎に設けられたラッチ
回路の出力は対応する群に属する全てのフリップフロッ
プ回路のクロック入力端子に共通接続され、前記群毎に
設けられたラッチ回路の制御端子に入力される制御信号
は、前記群に対応する前記バイパス用のセレクタ回路の
選択制御端子への制御信号として入力され、前記一の群
がバイパスされた際に、前記制御信号により前記一の群
に対応する前記ラッチ回路がホールド状態とされ、前記
一の群に属する全ての前記フロップフロップ回路へのク
ロックを凍結して前記フリップフロップ回路が作動しな
いようにしたことを特徴とする半導体集積論理回路を提
供する。
【００１１】本発明は、複数のフリップフロップ回路を
縦続接続しスキャンパステスト回路を形成するシフトレ
ジスタとして動作させるように構成された半導体集積論
理回路において、前記複数のフリップフロップ回路を複
数の群に分割し、一の群に属する複数のフリップフロッ
プ回路のクロック入力はクロック信号を入力とするラッ
チ回路の出力に共通接続され、前記一の群の最終段のフ
リップフロップ回路と、他の群の初段のフリップフロッ
プ回路との間にバイパス用のセレクタ回路を挿入し、前
記ラッチ回路のゲート信号と前記バイパス用のセレクタ
回路の選択制御信号を同一信号としたことを特徴とする
半導体集積論理回路を提供する。
縦続接続しスキャンパステスト回路を形成するシフトレ
ジスタとして動作させるように構成された半導体集積論
理回路において、前記複数のフリップフロップ回路を複
数の群に分割し、一の群に属する複数のフリップフロッ
プ回路のクロック入力はクロック信号を入力とするラッ
チ回路の出力に共通接続され、前記一の群の最終段のフ
リップフロップ回路と、他の群の初段のフリップフロッ
プ回路との間にバイパス用のセレクタ回路を挿入し、前
記ラッチ回路のゲート信号と前記バイパス用のセレクタ
回路の選択制御信号を同一信号としたことを特徴とする
半導体集積論理回路を提供する。
【００１２】
【作用】本発明によれば、スキャンパステスト回路を構
成する複数のフリップフロップ回路の間にバイパス用の
セレクタ回路を挿入して分割し、各フリップフロップ回
路のクロック信号に所定のラッチ回路を挿入した構成に
より、スキャンイン端子からスキャンテストパターンを
入力し、スキャンパス（フリップフロップからなるシフ
トレジスタ）を介して組合せ回路にテスト信号を印加
し、組合せ回路からの出力信号を、スキャンパスを介し
てスキャンアウト端子に出力するまでに要するクロック
信号が前記従来例の５０％以上と大幅に削減され、この
ためスキャンテストパターンのパターン長（パターンサ
イズ）を大幅に削減する。そして、本発明によれば、ラ
ッチ回路を介して分割されたフリップフロップ回路群へ
のクロック信号の供給を制御するように構成したことに
より、不必要なフリップフロップ回路の動作を抑止し、
組合せ回路のうち被試験対象の回路以外の動作を回避す
ることを可能とし、スイッチング雑音の低減等により高
精度試験を可能としている。
成する複数のフリップフロップ回路の間にバイパス用の
セレクタ回路を挿入して分割し、各フリップフロップ回
路のクロック信号に所定のラッチ回路を挿入した構成に
より、スキャンイン端子からスキャンテストパターンを
入力し、スキャンパス（フリップフロップからなるシフ
トレジスタ）を介して組合せ回路にテスト信号を印加
し、組合せ回路からの出力信号を、スキャンパスを介し
てスキャンアウト端子に出力するまでに要するクロック
信号が前記従来例の５０％以上と大幅に削減され、この
ためスキャンテストパターンのパターン長（パターンサ
イズ）を大幅に削減する。そして、本発明によれば、ラ
ッチ回路を介して分割されたフリップフロップ回路群へ
のクロック信号の供給を制御するように構成したことに
より、不必要なフリップフロップ回路の動作を抑止し、
組合せ回路のうち被試験対象の回路以外の動作を回避す
ることを可能とし、スイッチング雑音の低減等により高
精度試験を可能としている。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は、本発明の一実施例の構成を示すブロ
ック図である。
説明する。図１は、本発明の一実施例の構成を示すブロ
ック図である。
【００１４】図１を参照して、第１のフリップフロップ
回路（１）〜第ｎ（但し、ｎはｎ＞１の所定の正整数）
のフリップフロップ回路（２）（「第１群のフリップフ
ロップ回路群」ともいう）と、第ｎ＋１のフリップフロ
ップ回路（３）から第ｍ（但し、ｍはｍ＞ｎ＋１の所定
の正整数）のフリップフロップ回路（４）（「第２群の
フリップフロップ回路群」ともいう）は、それぞれに対
応して設けられた第１のセレクタ（５）から第ｎのセレ
クタ（６）、第ｎ＋１のセレクタ（７）から第ｍのセレ
クタ（８）、さらにセレクタ（11）とセレクタ（12）を
介してスキャンパステスト時にシフトレジスタ構成とな
る。
回路（１）〜第ｎ（但し、ｎはｎ＞１の所定の正整数）
のフリップフロップ回路（２）（「第１群のフリップフ
ロップ回路群」ともいう）と、第ｎ＋１のフリップフロ
ップ回路（３）から第ｍ（但し、ｍはｍ＞ｎ＋１の所定
の正整数）のフリップフロップ回路（４）（「第２群の
フリップフロップ回路群」ともいう）は、それぞれに対
応して設けられた第１のセレクタ（５）から第ｎのセレ
クタ（６）、第ｎ＋１のセレクタ（７）から第ｍのセレ
クタ（８）、さらにセレクタ（11）とセレクタ（12）を
介してスキャンパステスト時にシフトレジスタ構成とな
る。
【００１５】セレクタ（11）は、第１群のフリップフロ
ップ回路群と第２群のフリップフロップ回路群の間に挿
入され、第１群のフリップフロップ回路群の最終段であ
る第ｎのフリップフロップ回路（２）の出力とスキャン
イン（14）とを入力していずれか一を選択出力し、その
出力は、セレクタ（12）の一の入力端と、第２群のフリ
ップフロップ群の初段である第ｎ＋１のセレクタ（７）
の一の入力端に接続される。なお、セレクタ（11）とセ
クレクタ（12）は、それぞれの前段に縦続形態に接続さ
れた複数のフリップフロップをバイパスしてデータを選
択出力するもので、バイパス用のセレクタ回路ともい
う。
ップ回路群と第２群のフリップフロップ回路群の間に挿
入され、第１群のフリップフロップ回路群の最終段であ
る第ｎのフリップフロップ回路（２）の出力とスキャン
イン（14）とを入力していずれか一を選択出力し、その
出力は、セレクタ（12）の一の入力端と、第２群のフリ
ップフロップ群の初段である第ｎ＋１のセレクタ（７）
の一の入力端に接続される。なお、セレクタ（11）とセ
クレクタ（12）は、それぞれの前段に縦続形態に接続さ
れた複数のフリップフロップをバイパスしてデータを選
択出力するもので、バイパス用のセレクタ回路ともい
う。
【００１６】第１のフリップフロップ回路（１）〜第ｎ
のフリップフロップ回路（２）のクロック入力端子は第
１のラッチ回路（９）の出力端に共通接続され、第ｎ＋
１のフリップフロップ回路（３）から第ｍのフリップフ
ロップ回路（４）のクロック入力端子は第２のラッチ回
路（10）の出力端に共通接続され、第１のラッチ回路
（９）と第２のラッチ回路（10）のデータ入力端子はと
もにクロック信号（15）に接続されている。
のフリップフロップ回路（２）のクロック入力端子は第
１のラッチ回路（９）の出力端に共通接続され、第ｎ＋
１のフリップフロップ回路（３）から第ｍのフリップフ
ロップ回路（４）のクロック入力端子は第２のラッチ回
路（10）の出力端に共通接続され、第１のラッチ回路
（９）と第２のラッチ回路（10）のデータ入力端子はと
もにクロック信号（15）に接続されている。
【００１７】そして、セレクタ（11）の選択制御信号
は、第１のラッチ回路（９）のゲート信号と共に第１の
バイパス信号（17）に接続され、同様に、セレクタ（1
2）の選択制御信号は、第２のラッチ回路（10）のゲー
ト信号と共に、第２のバイパス信号（18）に接続されて
いる。
は、第１のラッチ回路（９）のゲート信号と共に第１の
バイパス信号（17）に接続され、同様に、セレクタ（1
2）の選択制御信号は、第２のラッチ回路（10）のゲー
ト信号と共に、第２のバイパス信号（18）に接続されて
いる。
【００１８】かかる構成において、組合せ回路（19）の
一部であるＡＮＤ（論理積）回路28をテストする場合、
ＡＮＤ回路28の入力端に接続されたテストデータ入力ｂ
（21）とテストデータ入力ｄ（23）からテスト入力信号
を印加し、ＡＮＤ回路28の出力端に接続されたテストデ
ータ出力ａ（20）の値を観測すればよい。
一部であるＡＮＤ（論理積）回路28をテストする場合、
ＡＮＤ回路28の入力端に接続されたテストデータ入力ｂ
（21）とテストデータ入力ｄ（23）からテスト入力信号
を印加し、ＡＮＤ回路28の出力端に接続されたテストデ
ータ出力ａ（20）の値を観測すればよい。
【００１９】そこで、第１のフリップフロップ回路
（１）には、テストデータ入力ｂ（21）に供給すべき値
（論理値）を、第ｎのフリップフロップ回路（２）に
は、テストデータ入力ｄ（23）に供給すべき値をそれぞ
れセットできるように、スキャンモードコントロール
（13）を第１〜第ｍのフリップフロップ回路（１〜４）
がシフトレジスタ構成となるようにセットする（第１〜
第ｍのセレクタのうち、第１のセレクタ（５）はスキャ
ンイン（14）を選択出力し、第ｎ＋１のセレクタ（７）
はセレクタ（11）の出力を選択し、その他のセレクタは
前段のフリップフロップの出力を選択出力する）。
（１）には、テストデータ入力ｂ（21）に供給すべき値
（論理値）を、第ｎのフリップフロップ回路（２）に
は、テストデータ入力ｄ（23）に供給すべき値をそれぞ
れセットできるように、スキャンモードコントロール
（13）を第１〜第ｍのフリップフロップ回路（１〜４）
がシフトレジスタ構成となるようにセットする（第１〜
第ｍのセレクタのうち、第１のセレクタ（５）はスキャ
ンイン（14）を選択出力し、第ｎ＋１のセレクタ（７）
はセレクタ（11）の出力を選択し、その他のセレクタは
前段のフリップフロップの出力を選択出力する）。
【００２０】そして、第１のラッチ回路（９）のデータ
がスルー（入力されたクロック信号（15）をそのまま出
力する）になり、且つセレクタ（11）が第ｎのフリップ
フロップ回路の出力を選択できるように、第１のバイパ
ス信号（17）が所定の論理値に設定されたのち、クロッ
ク信号（15）に入力される１番目のクロックに対しテス
トデータ入力ｄ（23）に供給すべき値をスキャンイン
（14）に入力し、クロック信号（15）に入力されるｎ番
目のクロックに対し、テストデータ入力ｂ（21）に供給
すべき論理値をスキャンイン（14）に入力することによ
り、ＡＮＤ回路（28）を動作させることができる。すな
わち、ｎ番目のクロックでＡＮＤ回路（28）の２つの入
力端には、同時にテストデータ入力ｄ（23）とテストデ
ータ入力ｂ（21）が同時に供給される。
がスルー（入力されたクロック信号（15）をそのまま出
力する）になり、且つセレクタ（11）が第ｎのフリップ
フロップ回路の出力を選択できるように、第１のバイパ
ス信号（17）が所定の論理値に設定されたのち、クロッ
ク信号（15）に入力される１番目のクロックに対しテス
トデータ入力ｄ（23）に供給すべき値をスキャンイン
（14）に入力し、クロック信号（15）に入力されるｎ番
目のクロックに対し、テストデータ入力ｂ（21）に供給
すべき論理値をスキャンイン（14）に入力することによ
り、ＡＮＤ回路（28）を動作させることができる。すな
わち、ｎ番目のクロックでＡＮＤ回路（28）の２つの入
力端には、同時にテストデータ入力ｄ（23）とテストデ
ータ入力ｂ（21）が同時に供給される。
【００２１】この場合、第２のラッチ回路（10）がホー
ルド状態（直前の状態に凍結され、入力したクロック信
号（15）を伝達しない）となるように、第２のラッチ回
路（10）のゲート信号に入力される第２のバイパス信号
（18）の値を設定しておくことにより、テストデータ入
力ｆ（25）、テストデータ入力ｈ（27）は変化しないた
め、組合せ回路（19）のうち試験対象回路であるＡＮＤ
回路（28）以外の回路は動作しない。
ルド状態（直前の状態に凍結され、入力したクロック信
号（15）を伝達しない）となるように、第２のラッチ回
路（10）のゲート信号に入力される第２のバイパス信号
（18）の値を設定しておくことにより、テストデータ入
力ｆ（25）、テストデータ入力ｈ（27）は変化しないた
め、組合せ回路（19）のうち試験対象回路であるＡＮＤ
回路（28）以外の回路は動作しない。
【００２２】ＡＮＤ回路（28）の動作結果は、テストデ
ータ出力ａを観測すればよいことから、スキャンモード
コントロール（13）を、第１〜第ｍのフリップフロップ
回路（１〜４）が縦続接続されてシフトレジスタを構成
することがないように設定し（第１〜第ｍのセレクタ５
〜８は、それぞれ組合せ回路19からのテストデータ出力
ａ、ｃ、ｅ、ｇを選択出力する）、クロック信号（15）
を１クロック入力することにより、第１のフリップフロ
ップ回路（１）にテストデータ出力ａ（20）の値がセッ
トされる。
ータ出力ａを観測すればよいことから、スキャンモード
コントロール（13）を、第１〜第ｍのフリップフロップ
回路（１〜４）が縦続接続されてシフトレジスタを構成
することがないように設定し（第１〜第ｍのセレクタ５
〜８は、それぞれ組合せ回路19からのテストデータ出力
ａ、ｃ、ｅ、ｇを選択出力する）、クロック信号（15）
を１クロック入力することにより、第１のフリップフロ
ップ回路（１）にテストデータ出力ａ（20）の値がセッ
トされる。
【００２３】次に、スキャンモードコントロール（13）
を第１〜第ｍのフリップフロップ回路（１〜４）が縦続
接続されてシフトレジスタになるようにセットし（第１
〜第ｍのセレクタのうち第１のセレクタ（５）はスキャ
ンイン（14）を選択出力し、他のセレクタは前段のフリ
ップフロップの出力を選択出力する）、セレクタ（12）
がセレクタ（11）の出力を選択出力する（第ｎ＋１〜第
ｍのフリップフロップ回路（２〜４）をバイパスする）
ように、第２のバイパス信号（18）の値をセットする。
を第１〜第ｍのフリップフロップ回路（１〜４）が縦続
接続されてシフトレジスタになるようにセットし（第１
〜第ｍのセレクタのうち第１のセレクタ（５）はスキャ
ンイン（14）を選択出力し、他のセレクタは前段のフリ
ップフロップの出力を選択出力する）、セレクタ（12）
がセレクタ（11）の出力を選択出力する（第ｎ＋１〜第
ｍのフリップフロップ回路（２〜４）をバイパスする）
ように、第２のバイパス信号（18）の値をセットする。
【００２４】そして、クロック信号（15）にｎ個のクロ
ックを信号を供給することにより、スキャンアウト（1
6）には、縦続接続されたｎ個のフリップフロップ、す
なわち第１のフリップフロップ回路（１）から第ｎのフ
リップフロップ回路（２）を伝搬してセレクタ（11）、
セレクタ（12）を介して、テストデータ出力ａ（20）の
値が出力される。
ックを信号を供給することにより、スキャンアウト（1
6）には、縦続接続されたｎ個のフリップフロップ、す
なわち第１のフリップフロップ回路（１）から第ｎのフ
リップフロップ回路（２）を伝搬してセレクタ（11）、
セレクタ（12）を介して、テストデータ出力ａ（20）の
値が出力される。
【００２５】本実施例においては、ＡＮＤ回路（28）の
１テストは、クロック信号２ｎ＋１回で行なえることに
なる。すなわち、スキャンイン（14）からＡＮＤ回路
（28）の２つの入力端に同時にテストデータ入力ｄ（2
3）とテストデータ入力ｂ（21）を印加するためのｎク
ロックを要し、ＡＮＤ回路（28）の出力端からのテスト
データ出力ａ（20）をスキャンアウト（40）に出力する
までに（ｎ＋１）クロックを要するため、１テストは
（２ｎ＋１）クロック・サイクルとされる。
１テストは、クロック信号２ｎ＋１回で行なえることに
なる。すなわち、スキャンイン（14）からＡＮＤ回路
（28）の２つの入力端に同時にテストデータ入力ｄ（2
3）とテストデータ入力ｂ（21）を印加するためのｎク
ロックを要し、ＡＮＤ回路（28）の出力端からのテスト
データ出力ａ（20）をスキャンアウト（40）に出力する
までに（ｎ＋１）クロックを要するため、１テストは
（２ｎ＋１）クロック・サイクルとされる。
【００２６】一般に、２入力ＡＮＤ回路をテストするに
は、（０，０），（１，０），（１，１），（０，１）
の４テストが必要とされるため、本実施例では、４×
（２ｎ＋１）のクロックを必要とする。
は、（０，０），（１，０），（１，１），（０，１）
の４テストが必要とされるため、本実施例では、４×
（２ｎ＋１）のクロックを必要とする。
【００２７】一方、図２に示す前記従来例において、そ
のフリップフロップ回路の段数が本実施例と同じである
とすれば、４×（２ｍ＋１）のクロックを必要とする
（ｍ＞ｎ＋１）。本実施例においては、セレクタ（11）
をスキャンパステスト回路を構成するシフトレジスタの
略中央に挿入した場合、ｎはｍの略半分となり、組み合
わせ回路に要するクロック数を前記従来例の約半分に削
減し、スキャンパステストパターンのパターン長を削減
している。
のフリップフロップ回路の段数が本実施例と同じである
とすれば、４×（２ｍ＋１）のクロックを必要とする
（ｍ＞ｎ＋１）。本実施例においては、セレクタ（11）
をスキャンパステスト回路を構成するシフトレジスタの
略中央に挿入した場合、ｎはｍの略半分となり、組み合
わせ回路に要するクロック数を前記従来例の約半分に削
減し、スキャンパステストパターンのパターン長を削減
している。
【００２８】同様にして、組合せ回路19の一部であるイ
ンバータ（29）をテストするために、データの入力時
は、第１のラッチ回路９をスルー状態とし、且つセレク
タ（11）を第ｎのフリップフロップ回路（２）の出力を
選択するように、第１のバイパス信号（17）の値を設定
する。
ンバータ（29）をテストするために、データの入力時
は、第１のラッチ回路９をスルー状態とし、且つセレク
タ（11）を第ｎのフリップフロップ回路（２）の出力を
選択するように、第１のバイパス信号（17）の値を設定
する。
【００２９】また、第２のラッチ回路（10）をホールド
状態とし、且つセレクタ（12）を第ｍのフリップフロッ
プ（４）の出力でない方（すなわちセレクタ（11）の出
力）を選択するように、第２のバイパス信号（18）の値
を設定する。
状態とし、且つセレクタ（12）を第ｍのフリップフロッ
プ（４）の出力でない方（すなわちセレクタ（11）の出
力）を選択するように、第２のバイパス信号（18）の値
を設定する。
【００３０】この状態で、スキャンテストパターンデー
タをスキャンイン（14）から入力する。インバータ（2
9）の入力端には、クロック信号（15）からｎ個のクロ
ックが入力された時点で、第ｎのフリップフロップ回路
（２）からテストデータ入力ｄ（23）が供給され、出力
端からテストデータ出力ｇ（26）が出力される。
タをスキャンイン（14）から入力する。インバータ（2
9）の入力端には、クロック信号（15）からｎ個のクロ
ックが入力された時点で、第ｎのフリップフロップ回路
（２）からテストデータ入力ｄ（23）が供給され、出力
端からテストデータ出力ｇ（26）が出力される。
【００３１】データの出力時には、第１のバイパス信号
（17）と第２のバイパス信号（18）を前記と逆の論理に
設定することによって、データを出力する。すなわち、
第１のラッチ回路９をホールド状態とし、且つセレクタ
（11）をスキャンイン（14）を選択するように、第１の
バイパス信号（17）の値を設定し、第２のラッチ回路
（10）をスルー状態とし、且つセレクタ（12）を第ｍの
フリップフロップ（４）の出力を選択するように、第２
のバイパス信号（18）の値を設定する。
（17）と第２のバイパス信号（18）を前記と逆の論理に
設定することによって、データを出力する。すなわち、
第１のラッチ回路９をホールド状態とし、且つセレクタ
（11）をスキャンイン（14）を選択するように、第１の
バイパス信号（17）の値を設定し、第２のラッチ回路
（10）をスルー状態とし、且つセレクタ（12）を第ｍの
フリップフロップ（４）の出力を選択するように、第２
のバイパス信号（18）の値を設定する。
【００３２】インバータ（29）からのテストデータ出力
ｇ（26）は、第ｍのセレクタ（８）から第ｍのフリップ
フロップ回路（４）に入力され、セレクタ（12）を介し
てスキャンアウト（16）に出力される。
ｇ（26）は、第ｍのセレクタ（８）から第ｍのフリップ
フロップ回路（４）に入力され、セレクタ（12）を介し
てスキャンアウト（16）に出力される。
【００３３】インバータのテストは、一般に、“０”，
“１”の２テストを必要とするため、本実施例では、２
×（ｍ＋１）クロック｛すなわち２（ｎ＋（ｍ−ｎ）＋
１）クロック｝を必要とする。一方、図２に示した前記
従来例では、２×（２ｍ＋１）クロックを必要とする。
“１”の２テストを必要とするため、本実施例では、２
×（ｍ＋１）クロック｛すなわち２（ｎ＋（ｍ−ｎ）＋
１）クロック｝を必要とする。一方、図２に示した前記
従来例では、２×（２ｍ＋１）クロックを必要とする。
【００３４】図１に示した本実施例では、スキャンパス
テスト回路を構成するシフトレジスタの間にセレクタを
挿入し、スキャンパスを構成するシフトレジスタを２分
割した例について説明したが、シフトレジスタを２以上
の数に分割することによってさらにクロック数が少なく
なることは勿論である。
テスト回路を構成するシフトレジスタの間にセレクタを
挿入し、スキャンパスを構成するシフトレジスタを２分
割した例について説明したが、シフトレジスタを２以上
の数に分割することによってさらにクロック数が少なく
なることは勿論である。
【００３５】上記実施例では、ゲート端子がインアクテ
ィブの時にホールド状態となる第１、第２のラッチ回路
（９、10）を用いたが、これにより、シフトレジスタを
構成する、第１群、第２群のフリップフロップ（１〜
４）は、立ち上がりエッジ／立ち下がりエッジでデータ
を取り込むフリップフロップ（正転型、反転型）のいず
れでもよいことになる。以上、本発明を上記実施例に即
して説明したが、本発明は上記態様にのみ限定されるも
のでなく、本発明の原理に準ずる各種態様を含むことは
勿論である。
ィブの時にホールド状態となる第１、第２のラッチ回路
（９、10）を用いたが、これにより、シフトレジスタを
構成する、第１群、第２群のフリップフロップ（１〜
４）は、立ち上がりエッジ／立ち下がりエッジでデータ
を取り込むフリップフロップ（正転型、反転型）のいず
れでもよいことになる。以上、本発明を上記実施例に即
して説明したが、本発明は上記態様にのみ限定されるも
のでなく、本発明の原理に準ずる各種態様を含むことは
勿論である。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
スキャンパステスト回路を構成するフリップフロップ回
路のシフトレジスタの途中にセレクタを挿入し、各フリ
ップフロップ回路のクロック信号に所定のラッチ回路を
挿入するという簡単な回路構成により、クロック信号を
５０％以上に削減するという効果を有する。その結果、
本発明はスキャンパステストパターンを大幅に削減する
という利点を有する。
スキャンパステスト回路を構成するフリップフロップ回
路のシフトレジスタの途中にセレクタを挿入し、各フリ
ップフロップ回路のクロック信号に所定のラッチ回路を
挿入するという簡単な回路構成により、クロック信号を
５０％以上に削減するという効果を有する。その結果、
本発明はスキャンパステストパターンを大幅に削減する
という利点を有する。
【００３７】そして、本発明によれば、ラッチ回路を介
して分割されたフリップフロップ回路群へのクロック信
号の供給を制御するように構成したことにより、不必要
なフリップフロップ回路の動作を抑止し、組合せ回路の
うち被試験対象の回路以外の動作を回避することを可能
とし、スイッチング雑音の低減等により高精度試験を可
能とするという効果を有する。
して分割されたフリップフロップ回路群へのクロック信
号の供給を制御するように構成したことにより、不必要
なフリップフロップ回路の動作を抑止し、組合せ回路の
うち被試験対象の回路以外の動作を回避することを可能
とし、スイッチング雑音の低減等により高精度試験を可
能とするという効果を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来の回路構成を示すブロック図である。
１〜４，37〜39 フリップフロップ回路 14，30 スキャンイン 15，31 クロック 16，40 スキャンアウト 13，32 スキャンモードコントロール 17，18 バイパス信号 ９，10 ラッチ ５〜８，11，12，33〜36 セレクタ 28 ＡＮＤ回路 29 インバータ 20〜27 各テストデータ入出力 19，41 組合せ回路
Claims (4)
- 【請求項１】スキャンパス回路を形成するシフトレジス
タを構成する複数のフリップフロップ回路を複数の群に
分割し、 前記複数の群のそれぞれを選択的にバイパスさせる選択
手段と、 前記各群毎に設けられ、該群に属するフリップフロップ
回路へのクロック信号を供給するラッチ手段と、を備
え、 前記選択手段を介して一の群をバイパスする際に、前記
一の群に対応する前記ラッチ手段がホールド状態とさ
れ、前記バイパスされる群に属するフリップフロップ回
路へのクロック信号を凍結し、 前記バイパスされた群に
属するフリップフロップ回路を作動させないように制御
するようにしたことを特徴とする半導体集積論理回路。 - 【請求項２】前記選択手段が、一の群の後段に配され、
該群を選択的にバイパスするためのバイパス用のセレク
タ回路を、前記各群毎に備えてなる、ことを特徴とする
請求項１記載の半導体集積論理回路。 - 【請求項３】前記ラッチ手段が、前記ラッチ手段に対応
する群の前記バイパス用のセレクタ回路のバイパス選択
制御信号をゲート端子に制御信号として入力し、バイパ
ス選択制御信号の論理値がバイパスを選択しないとき、
前記ラッチ手段は入力するクロック信号をそのまま出力
するスルー状態とされ、バイパスを選択した時、前記ラ
ッチ手段は、バイパスに切り換わる直前の論理出力レベ
ルにクロック信号を凍結するホールド状態に設定される
構成とされるラッチ回路からなる、ことを特徴とする請
求項２記載の半導体集積論理回路。 - 【請求項４】スキャンパス回路を形成するシフトレジス
タを構成する複数のフリップフロップ回路を複数の群に
分割し、 一の群の後段に配され、前記一の群に属する最終段のフ
リップフロップ回路の出力を第１の入力とするバイパス
用のセレクタ回路であって、前記一の群の前段 の群に対
応して設けられたバイパス用のセレクタ回路の出力もし
くは該一の群が初段の群である場合にはスキャンイン入
力端子からの入力データを第２の入力とし、前記第１、
第２の入力のうちいずれか一方を、選択制御端子に入力
されるバイパス制御信号により選択出力して、前記一の
群の後段の群に対応して設けられたバイパス用のセレク
タ回路の前記第１の入力及び前記後段の群に属する初段
のフリップフロップ回路の入力、もしくは前記一の群が
最終段である場合にはスキャンアウト出力端子に供給す
ることにより、前記一の群を選択的にバイパスするバイ
パス用のセレクタ回路を、前記各群毎に備え 、前記各群毎に備えられ、クロック信号を入力とし、制御
端子に入力されるバイパス制御信号により非バイパス／
バイパスに応じて、前記フリップフロップ回路へのクロ
ックを供給するスルー状態、及び、バイパスに切り換わ
る直前の論理レベルにクロックを凍結するホールド状態
となるラッチ回路を前記各群毎に備え、 前記各群毎に設けられたラッチ回路の出力は対応する群
に属する全てのフリップフロップ回路のクロック入力端
子に共通接続され、 前記群毎に設けられたラッチ回路の制御端子に入力され
る制御信号は、前記群に対応する前記バイパス用のセレ
クタ回路の選択制御端子への制御信号として入力され、 前記一の群がバイパスされた際に、前記制御信号により
前記一の群に対応する前記ラッチ回路がホールド状態と
され、前記一の群に属する全ての前記フロップフロップ
回路へのクロックを凍結して前記フリップフロップ回路
が作動しないようにした ことを特徴とする半導体集積論
理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180736A JP2738351B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体集積論理回路 |
| US08/665,538 US5703884A (en) | 1995-06-23 | 1996-06-18 | Scanning pass test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180736A JP2738351B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH095403A JPH095403A (ja) | 1997-01-10 |
| JP2738351B2 true JP2738351B2 (ja) | 1998-04-08 |
Family
ID=16088418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180736A Expired - Fee Related JP2738351B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体集積論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5703884A (ja) |
| JP (1) | JP2738351B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010223808A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Ltd | 回路モジュール、半導体集積回路、および検査装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1010194A (ja) * | 1996-06-20 | 1998-01-16 | Rohm Co Ltd | 半導体集積回路 |
| KR100450661B1 (ko) * | 1997-10-22 | 2004-12-17 | 삼성전자주식회사 | 집적회로 |
| KR19990047438A (ko) * | 1997-12-04 | 1999-07-05 | 윤종용 | 핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치 |
| JPH11352188A (ja) | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| US7036060B2 (en) | 1998-09-22 | 2006-04-25 | Hitachi, Ltd. | Semiconductor integrated circuit and its analyzing method |
| US6573703B1 (en) * | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6647433B1 (en) * | 2000-08-14 | 2003-11-11 | Hewlett-Packard Development Company, L.P. | Architecture and related methods facilitating secure port bypass circuit settings |
| JP4005499B2 (ja) * | 2002-02-21 | 2007-11-07 | セイコーインスツル株式会社 | 走査回路およびイメージセンサー |
| JP4143907B2 (ja) * | 2002-09-30 | 2008-09-03 | ソニー株式会社 | 情報処理装置および方法、並びにプログラム |
| JP2004279266A (ja) | 2003-03-17 | 2004-10-07 | Toshiba Corp | ロジック回路およびその設計方法並びにテスト方法 |
| US8812921B2 (en) * | 2011-10-25 | 2014-08-19 | Lsi Corporation | Dynamic clock domain bypass for scan chains |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293672A (ja) * | 1985-10-21 | 1987-04-30 | Hitachi Ltd | 階層型論理装置 |
| JPS63148179A (ja) * | 1986-12-10 | 1988-06-21 | Nec Corp | スキヤン・パス回路 |
| JPS63256877A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | テスト回路 |
| JPH0746122B2 (ja) * | 1987-04-21 | 1995-05-17 | 日本電気株式会社 | 半導体集積論理回路 |
| JP2626920B2 (ja) * | 1990-01-23 | 1997-07-02 | 三菱電機株式会社 | スキャンテスト回路およびそれを用いた半導体集積回路装置 |
| JPH03252569A (ja) * | 1990-02-26 | 1991-11-11 | Advanced Micro Devicds Inc | スキャンパス用レジスタ回路 |
| JPH03262048A (ja) * | 1990-03-12 | 1991-11-21 | Nec Corp | シフトパス構成制御システム |
| US5378934A (en) * | 1990-09-12 | 1995-01-03 | Hitachi, Ltd. | Circuit having a master-and-slave and a by-pass |
| JPH0511027A (ja) * | 1991-07-04 | 1993-01-19 | Sharp Corp | スキヤン回路を内蔵した集積回路 |
-
1995
- 1995-06-23 JP JP7180736A patent/JP2738351B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-18 US US08/665,538 patent/US5703884A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010223808A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Ltd | 回路モジュール、半導体集積回路、および検査装置 |
| US8621295B2 (en) | 2009-03-24 | 2013-12-31 | Fujitsu Limited | Circuit module, semiconductor integrated circuit, and inspection apparatus and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5703884A (en) | 1997-12-30 |
| JPH095403A (ja) | 1997-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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