JPH03252569A - スキャンパス用レジスタ回路 - Google Patents

スキャンパス用レジスタ回路

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JPH03252569A
JPH03252569A JP2047099A JP4709990A JPH03252569A JP H03252569 A JPH03252569 A JP H03252569A JP 2047099 A JP2047099 A JP 2047099A JP 4709990 A JP4709990 A JP 4709990A JP H03252569 A JPH03252569 A JP H03252569A
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Japan
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output
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scan
signal
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JP2047099A
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Yoshiyuki Ishizaka
石坂　義行
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Advanced Micro Devices Inc
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Publication date
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体集積回路またはプリント基板
内に設けられた回路をテストするためのスキャンパス用
レジスタ回路に関し、特に、シリアルスキャン方式のも
とてテストに要する時間を短縮するためのスキャンパス
用レジスタ回路に関する。
［従来の技術］ 半導体集積回路またはプリント基板内に設けられた回路
をテストする目的で、スキャン方式が利用されている。
スキャン方式はシリアルスキャン方式とパラレルスキャ
ン方式とを含む。シリアルスキャン方式では、予め回路
内に連続的なシフトレジスタが設けられており、テスト
が行なわれるときに外部からそのシフトレジスタがアク
セスされる。シフトレジスタへのアクセスにより、回路
内の所望の被テスト回路部分にテストデータを与えるこ
とができ、モして／または、被テスト回路部分から処理
結果を示すデータをシフトレジスタを介して外部に出力
することができる。
一般に、テストされるべき被テスト回路が正常であるか
否かを判定するためには、数百ないし数千のテストデー
タが被テスト回路に与えられ、与えられたテストデータ
ごとにテスト結果を示すデータが出力される。前述のシ
リアルスキャン方式では、テストデータの入力および出
力がクロック信号によってシリアルに行なわれるので、
テストデータの数、すなわちテストの回数が増加するに
つれてテストに要する合計の時間が増加される。
第５図は、テストされるべき回路を含む半導体集積回路
（またはプリント基板）のブロック図である。第５図を
参照して、この半導体集積回路１００は、テストされる
べき回路部分（被テスト回路）２０，４０．６０と、テ
ストされる必要のない他の回路部分３０．５０と、シリ
アルスキャンパスを構成するためのシフトレジスタ１な
いしｌＯとを含む。各回路部分２０．　３０．　４０．
　５０および６０の組合わせにより所望の回路が実現さ
れている。レジスタ１ないし１０は、シリアルスキャン
方式のもとてテストが行なわれるときにシフトレジスタ
を構成する。しかしながら、通常の動作が行なわれると
きには、これらのレジスタ１ないし１０は他の回路部分
２０ないし６０のために必要なレジスタとして使用され
る。したがって、これらのレジスタエないし１０は、工
場の出荷前のテストにおいてシフトレジスタとして使用
され、一方、出荷後はユーザによる通常の動作のための
レジスタとして使用される。
第６図は、従来の１つのレジスタの回路図である。第６
図を参照して、このレジスタ１ｂは、シフト制御信号Ｓ
ＨＦに応答してスキャン入力ＳＩＮまたはデータ入力Ｄ
ＩＮのいずれかを選択するセレクタ１１と、クロック信
号ＣＬＫに応答して動作するＤ型フリップフロップ１２
とを含む。フリップフロップ１２からの出力データＱは
、スキャン出力５ＯＵＴおよびデータ出力ＤＯＵＴに与
えられる。第６図に示したレジスタ１ｂを複数個用いて
第５図に示したシフトレジスタを構成するためには、各
レジスタ１ないし１０のスキャン入力ＳＩＮおよびスキ
ャン出力５ＯＵＴを介して各レジスタエないし１０がカ
スケードされる。これに対し、レジスタ１ｂが単独のデ
ータ保持用回路として使われる場合には、データ入力Ｄ
ＩＮおよびデータ出力ＤＯＵＴを介してレジスタ１ｂが
他の回路と接続される。セレクタ１１は、シフト制御信
号ＳＨＦに応答してスキャン入力ＳＩＮまたはデータ入
力ＤＩＮのいずれかに与えられたデータを選択的にフリ
ップフロップ１２に与える。
第７図は、第６図に示したレジスタの半導体集積回路内
での回路接続を示す回路接続図である。
第７図を参照して、被テスト回路２０と他の回路３０と
の間に接続された３つのレジスタ１ｂ、２ｂおよび３ｂ
が示される。レジスタ１ｂは、第６図に示した回路構成
を有する。他のレジスタ２ｂおよび３ｂも同様の回路構
成を有する。シリアルスキャンパスを構成するため、レ
ジスタ１ｂのスキャン出力５ＯＵＴがレジスタ２ｂのス
キャン入力ＳＩＮに接続される。レジスタ２ｂおよび３
ｂの間も同様に接続される。各レジスタ１ｂ、２ｂおよ
び３ｂは、データ入力ＤＩＮが被テスト回路２０からデ
ータを受けるように接続され、データ出力ＤＯＵＴが他
の回路３０に接続される。第５図に示した半導体集積回
路１００における他のレジスタ４ないし１０は、第７図
に示した回路と同様に接続される。
次に、動作について説明する。なお、以下の説明では、
回路部分２０．４０および６０をテストする必要がある
ものと仮定する。まず、各レジスタ１ないし１０にシフ
ト制御信号ＳＨＦが与えられ、各レジスタエないし１０
中に設けられたセレクタ１１は信号ＳＨＦに応答してス
キャン入力ＳＩＮに与えられたデータをフリップフロッ
プ１２に与える。その結果、レジスタ１ないし１０によ
ってシフトレジスタが構成される。構成されたシフトレ
ジスタを介してテストデータが入力される。
テストデータが入力された後、各回路部分２０ないし６
０が動作される。動作の後、テスト結果を示すデータが
レジスタ１ないし７に与えられる。
レジスタ８ないし１０にはテストされるべき回路が接続
されていないので、テスト結果を示す必要なデータが与
えられない。各レジスタエないし７によって保持された
テスト結果を示すデータは、クロック信号ＣＬＫに応答
して構成されているシフトレジスタを介して出力される
。
［発明が解決しようとする課題］ 第５図に示したような１０個のレジスタ１ないし１０に
よって構成されたシフトレジスタ内に保持されたすべて
のデータを出力するためには、クロック信号ＣＬＫの少
なくとも１０個のパルスを必要とする。この必要なパル
スの数は、テスト結果を示す必要なデータの数に依存す
るのではなく、シフトレジスタを構成するレジスタの数
によって決められている。第５図に示した前述の例では
、テスト結果を示す必要なデータはレジスタ１ないし７
内に保持されているのであるが、テスト結果を示すすべ
てのデータを出力するためにはクロック信号ＣＬＫの少
なくとも１０個のパルスが必要となる。このことは、１
つのテストパターンデータをスキャン出力するのに、ク
ロック信号ＣＬＫの１０個のクロック周期に相当する時
間が必要となることを意味する。したがって、従来の回
路では、テスト結果を示すデータを出力するのに必要以
上の時間を要し、その結果テスト時間が増加されていた
。
第８図を参照すると、上記で指摘した内容がより明確に
理解される。すなわち、第８図ではテストデータのスキ
ャン入力およびスキャン出力を行なうための、スキャン
入力信号ＳＩＮ、クロック信号ＣＬＫおよびシフト制御
信号ＳＨＦの変化タイミングが示される。期間Ｔ３１に
おいて、第１のテストパターンデータが入力される。期
間Ｔ３２において、第１のテストパターンデータに基づ
くテスト結果を示すデータのスキャン出力および第２の
テストパターンデータのスキャン入力が同時に行なわれ
る。同様に、期間Ｔ３３およびＴ３４においても、テス
ト結果を示すデータのスキャン出力および第３および第
４のテストパターンデータのスキャン入力がそれぞれ同
時に行なわれる。
なお、第８図においては、テストされるべき回路が与え
られたテストパターンデータに基づいて動作するのに必
要な時間が省略されている。
したがって、第８図から推定すると、たとえば１００個
のテストパターンデータを用いてテストを実行するため
には、スキャン入力およびスキャン出力のために次式で
示すクロック数ＣＬＩに相当する時間長さが必要となる
。
ＣＬ１＝１０　（クロック）ＸＩＯＩ ＝１０１０　　（クロック）　　　・・・（１）この発
明は、上記のような課題を解決するためになされたもの
で、シリアルスキャン方式のもとてテストに要する時間
を短縮するためのレジスタ回路を提供することを目的と
する。
［課題を解決するための手段］ この発明にかかるスキャンパス用レジスタ回路は、クロ
ック信号に応答して、入力手段に与えられたデータ信号
を出力手段にシフトさせるシフト手段と、入力手段と出
力手段との間を接続する制御可能な接続手段と、接続手
段を可能化するための可能化信号を記憶する記憶手段と
を含む。
［作用］ この発明におけるスキャンパス用レジスタ回路では、デ
ータ信号をシフト手段に供給する必要がないときに、接
続手段が記憶手段中に記憶された可能化信号に応答して
、入力手段と出力手段との間を接続する。したがって、
入力手段に与えられたデータ信号が接続手段を介して時
間遅延なく出力に与えられる。その結果、スキャンパス
からのデータ信号のスキャン出力が短時間で達成される
。
［発明の実施例コ 第１図は、この発明の一実施例を示すスキャンパス用レ
ジスタ回路の回路図である。第１図を参照して、このレ
ジスタ回路１ａは、シフト制御信号ＳＨＦに応答してス
キャン入力ＳＩＮまたはデータ入力ＤＩＮのいずれかを
選択するためのセレクタ１１と、クロック信号ＣＬＫに
応答して動作するＤ型フリップフロップ１２と、スキャ
ン入力ＳＩＮに与えられたデータまたはフリップフロッ
プ１２からの出力データのいずれかを選択するセレクタ
１３と、セレクタ１３を制御するた６めの信号を保持す
るラッチ回路１４とを含む。セレクタ１３は、一方入力
がフリップフロップ１２からの出力データＱを受けるよ
うに接続される。セレクタ１３の他方入力とスキャン入
力ＳＩＮとの間にバイパス線ＢＬが接続される。
第２図は、第１図に示した回路の動作を説明するための
タイミング図である。第２図を参照して、期間Ｔ４１に
おいてラッチ回路１４への制御信号の書込が行なわれる
。すなわち、高レベルのシフト制御信号ＳＨＦがセレク
タ１１に与えられるので、スキャン入力ＳＩＮに与えら
れる制御信号がセレクタ１１およびフリップフロップ１
２を介してラッチ回路１４に与えられる。ラッチ回路１
４は、保持を命令する信号ＴＨＲに応答して、与えられ
た制御信号を保持する。ラッチ回路１４中に保持された
制御信号はセレクタ１３に与えられる。
セレクタ１３が与えられた信号に応答して、スキャン入
力ＳＩＮに与えられたデータを選択し、スキャン出力５
ＯＵＴに与える。
期間Ｔ４２において、バイパス線ＢＬを使用したシフト
動作が行なわれる。すなわち、スキャン入力ＳＩＮに与
えられたデータはバイパス線ＢＬおよびセレクタ１３を
介してスキャン出力５ＯＵＴに直接与えられる。
期間Ｔ４３において、フリップフロップ１２を用いた通
常の動作が行なわれる。セレクタ１１は、低レベルのシ
フト制御信号ＳＨＦに応答してデータ入力ＤＩＮに与え
られたデータをフリップフロップ１２に与える。フリッ
プフロップ１２はクロック信号ＣＬＫに応答して動作す
る。フリップフロップ１２から出力されたデータは端子
ＤＯＵＴを介して出力される。
第３図は、第１図に示したレジスタの半導体集積回路内
での回路接続を示す回路接続図である。
第３図を参照して、第７図に示した従来の回路接続と比
較して異なる点は、各レジスタｌａ、２ｂおよび２ｃに
ラッチ回路１４によるデータの保持を制御するための制
御信号ＴＨＲが与えられることである。他の回路接続に
ついては、第７図に示した回路と同様であるので説明を
省略する。したがって、第１図に示したレジスタ１ａを
第５図に示した半導体集積回路１００の各レジスタエな
いし１０に適用することにより、以下で説明する利点が
もたらされる。なお、以下の説明では、回路部分２０．
４０および６０をテストする必要があり、回路部分３０
および５０をテストする必要がない場合を仮定している
。
第５図かられかるように、レジスタ８，９および１０に
はテストされるべき回路が接続されていないので、各レ
ジスタ８，９および１０内にそれぞれ設けられているラ
ッチ回路１４内に高レベルの制御信号を書込む。その結
果、各レジスタ８゜９および１０において、スキャン入
力ＳＩＮとスキャン出力５ＯＵＴとがバイパス線ＢＬお
よびセレクタ１３を介して接続される。このように、各
レジスタ１ないし１０中にそれぞれ設けられているラッ
チ回路１４中に高レベルの制御信号を書込むためには、
１０個のクロックパルスが必要となる。
ラッチ回路１４への制御信号の書込、すなわち制御信号
の設定の後、テストパターンデータに基づいて第５図に
示したテストされるべき回路部分２０．４０および６０
のテストが実行される。各テストパターンデータごとに
、テストパターンデータのスキャン入力およびスキャン
出力が行なわれる。前述のように、シフトレジスタを構
成する１０個のレジスタ１ないし１０のうち、各レジス
タ８ないし１０においてバイパス線ＢＬを介してスキャ
ン入力ＳＩＮとスキャン出力５ＯＵＴとが接続されてい
る。したがって、１つのテストデータに基づいてテスト
動作が終了した後、テスト結果を示すすべてのデータを
出力するのにクロック信号ＣＬＫの７つのパルスで足り
る。別言すると、テスト結果を示すデータのスキャン出
力に必要なりロック信号ＣＬＫのパルスの数は、テスト
結果を示すデータが保持されているレジスタ１ないし７
の数に等しい。したがって、テストパターンデータごと
に必要なテストパターンデータのスキャン入力およびス
キャン出力に使用されるクロック信号ＣＬＫのパルスの
数を減じることができる。
このことは、シリアルスキャン方式のもとてテストに要
する時間が短縮されることを意味する。
各レジスタエないし１０中に設けられたラッチ回路１４
への制御信号の書込ならびにスキャン入力およびスキャ
ン出力に要する時間長さが、第４図のタイミング図に示
される。第４図を参照して、期間ＴＩＯにおいて、ラッ
チ回路４への制御信号の書込が行なわれる。次に、各期
間Ｔ２１ないしＴ２４において、テストパターンデータ
のスキャン入力および／またはテスト結果を示すデータ
のスキャン出力が行なわれる。期間ＴＩＯにおいてクロ
ック信号ＣＬＫの１０個のパルスが必要となり、各期間
Ｔ２１ないしＴ２４において７個のクロックパルスが必
要となる。
したがって、たとえば１００個のテストパターンデータ
に基づいてテストが実行されるとき、ラッチ回路１４の
設定に要するクロックパルスを含む合計の必要なりロッ
クパルスの数ＣＬ２は、次式のようになる。
ＣＬ２＝１０　　（クロック）＋ ７　（クロック）　　×１０１ ＝７１７（クロック）　　　・・・（２）したがって、
第１図に示したレジスタ１ａを第５図に示した半導体集
積回路１００内の各レジスタエないし１０に適用すると
、１００個のテストパターンデータに基づいてテストを
実行するのに７１７クロツクに相当する時間がスキャン
入力およびスキャン出力に必要となることがわかる。第
６図に示したレジスタ１ｂを適用した場合と比較すると
、すなわち式（１）および（２）を比較すると、スキャ
ン入力およびスキャン出力に要するクロック信号ＣＬＫ
のクロックパルスの数が約３０％減少されていることが
指摘される。
なお、上記の説明では、１０個のレジスタ１ないし１０
によって構成されたシフトレジスタを使用した場合につ
いて説明がなされたが、いうまでもなく第１図に示した
レジスタ１ａを１０段を越えるシフトレジスタに適用可
能であることは明らかである。さらには、テストされる
べき回路の数や位置に応じて、バイパス線ＢＬを使って
スキャン入力ＳＩＮおよびスキャン出力５ＯＵＴを接続
すべきレジスタが選択される。これに加えて、半導体集
積回路だけでなくプリント基板についても、この発明が
適用可能であることが指摘される。
［発明の効果コ 以上のように、この発明によれば、記憶手段中に記憶さ
れた可能化信号に応答して入力手段と出力学段との間を
接続する接続手段を設けたので、シリアルスキャン方式
のもとてテストに要する時間を短縮することのできるス
キャンパス用レジスタ回路が得られた。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すスキャンパス用レ
ジスタ回路の回路図である。第２図は、第１図に示した
回路の動作を説明するためのタイミング図である。第３
図は、第１図に示したレジスタの半導体集積回路内での
回路接続を示す回路接続図である。第４図は、第１図に
示したレジスタを第５図に示した半導体集積回路に適用
した場合のタイミング図である。第５図は、テストされ
るべき回路を含む半導体集積回路のブロック図である。 第６図は、従来のレジスタの回路図である。 第７図は、第６図に示したレジスタの半導体集積回路内
での回路接続を示す回路接続図である。第８図は、第６
図に示したレジスタが第５図に示した半導体集積回路に
適用される場合のタイミング図である。 図において、１１はセレクタ、１２はＤ型フリップフロ
ップ、１３はセレクタ、１４はラッチ回路、２０．４０
．６０は被テスト回路、３０，５０は他の回路である。

Claims (5)

    【特許請求の範囲】
  1. （１）スキャンパス用レジスタ回路であって、入力手段
    と、 出力手段と、 クロック信号に応答して、前記入力手段に与えられたデ
    ータ信号を前記出力手段にシフトさせるシフト手段と、 前記入力手段と出力手段との間に接続され、前記入力手
    段と出力手段との間を接続する制御可能な接続手段と、 前記接続手段を可能化するための可能化信号を記憶する
    記憶手段とを含み、 前記接続手段は、前記記憶手段中に記憶された可能化信
    号に応答して、前記入力手段と出力手段との間を接続す
    る、スキャンパス用レジスタ回路。
  2. （２）前記制御可能な接続手段は、 ２入力を有する第１の選択手段を含み、 前記第１の選択手段は、一方入力が前記シフト手段の出
    力に接続され、その出力が前記出力手段に接続され、 前記入力手段と前記選択手段の他方入力との間に接続さ
    れた接続線を含み、 前記第１の選択手段は、前記記憶手段中に記憶された可
    能化信号に応答して、前記接続線を介して与えられる信
    号を選択的に前記出力手段に与える、請求項（１）に記
    載のスキャンパス用レジスタ回路。
  3. （３）前記シフト手段は、前記可能化信号をデータ信号
    として前記入力手段を介して受け、前記記憶手段は、前
    記シフト手段の出力に接続され、外部的に与えられるラ
    ッチ信号に応答して、前記シフト手段から出力される前
    記可能化信号をラッチするラッチ手段を含む、請求項（
    １）に記載のスキャンパス用レジスタ回路。
  4. （４）前記入力手段は、 前記スキャンパスを介してデータ信号を受けるスキャン
    入力と、 前記スキャンパスを介さずにデータ信号を受けるデータ
    入力とを含み、 前記レジスタ回路は、さらに、外部的に与えられる入力
    選択信号に応答して、前記スキャン入力およびデータ入
    力に与えられた信号を選択的に出力する第２の選択手段
    を含み、 前記シフト手段は、前記第２の選択手段からの出力信号
    を受けるように接続される、請求項（１）に記載のスキ
    ャンパス用レジスタ回路。
  5. （５）前記シフト手段は、クロック信号に応答して動作
    する遅延型フリップフロップを含む、請求項（１）に記
    載のスキャンパス用レジスタ回路。
JP2047099A 1990-02-26 1990-02-26 スキャンパス用レジスタ回路 Pending JPH03252569A (ja)

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