JP3281898B2 - メモリ搭載半導体装置及びメモリテスト方法 - Google Patents
メモリ搭載半導体装置及びメモリテスト方法Info
- Publication number
- JP3281898B2 JP3281898B2 JP31266297A JP31266297A JP3281898B2 JP 3281898 B2 JP3281898 B2 JP 3281898B2 JP 31266297 A JP31266297 A JP 31266297A JP 31266297 A JP31266297 A JP 31266297A JP 3281898 B2 JP3281898 B2 JP 3281898B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- output
- memory cell
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ搭載半導体
装置及びメモリテスト方法に関し、特にメモリ回路のデ
ータ読み出し試験時に使用するテストパタンを短縮する
ためのメモリ搭載半導体装置及びメモリテスト方法に関
する。
装置及びメモリテスト方法に関し、特にメモリ回路のデ
ータ読み出し試験時に使用するテストパタンを短縮する
ためのメモリ搭載半導体装置及びメモリテスト方法に関
する。
【０００２】
【従来の技術】メモリ回路のデータ読み出し試験時に使
用するテストパタンの簡単化と、テストパタン作成時間
の短縮化を図るための技術として、特開平６−３６５９
９号公報に記載の半導体装置が知られている。
用するテストパタンの簡単化と、テストパタン作成時間
の短縮化を図るための技術として、特開平６−３６５９
９号公報に記載の半導体装置が知られている。
【０００３】図４は、こうした半導体装置内に組み込ま
れた従来のメモリ回路の一構成例を示す概略のブロック
図である。このメモリ回路はデータを格納した複数のメ
モリセルが配列されたメモリセルアレイ４０１を有し、
アドレスによってメモリセルを選択する為のアドレスデ
コーダ４０２とアドレスデコーダ４０２で選択されたメ
モリセルの読み出し信号を出力ポート４０４に出力する
バッファ４０３とで構成されている。
れた従来のメモリ回路の一構成例を示す概略のブロック
図である。このメモリ回路はデータを格納した複数のメ
モリセルが配列されたメモリセルアレイ４０１を有し、
アドレスによってメモリセルを選択する為のアドレスデ
コーダ４０２とアドレスデコーダ４０２で選択されたメ
モリセルの読み出し信号を出力ポート４０４に出力する
バッファ４０３とで構成されている。
【０００４】このメモリ回路の試験時には、アドレスに
よってメモリセルアレイ４０１内のメモリセルを選択す
る。選択されたメモリセルの記憶データはバッファ４０
３で出力ポート４０４へ出力される。出力された読み出
しデータは期待値テストパタンと比較されてメモリ回路
の良否が判定される。
よってメモリセルアレイ４０１内のメモリセルを選択す
る。選択されたメモリセルの記憶データはバッファ４０
３で出力ポート４０４へ出力される。出力された読み出
しデータは期待値テストパタンと比較されてメモリ回路
の良否が判定される。
【０００５】図５は従来技術のメモリ回路での動作、及
び期待値テストパタンを作成するタイミング図である。
アドレスの１アドレスに対して選択された１読み出しデ
ータが単一のポートに順次出力される。出力されたデー
タと期待値テストパタンの比較は読み出しデータが出力
された後のタイミングで行われる。期待値テストパタン
の構成は図５のテストパタン作成区間のタイミングで示
される様に１読出しデータに対し１パタン必要、という
ことになる。
び期待値テストパタンを作成するタイミング図である。
アドレスの１アドレスに対して選択された１読み出しデ
ータが単一のポートに順次出力される。出力されたデー
タと期待値テストパタンの比較は読み出しデータが出力
された後のタイミングで行われる。期待値テストパタン
の構成は図５のテストパタン作成区間のタイミングで示
される様に１読出しデータに対し１パタン必要、という
ことになる。
【０００６】
【発明が解決しようとする課題】従来のメモリ回路の問
題点はメモリサイズの増加に伴って期待値テストパタン
のサイズも大きくなり、作成、及び管理する上で取り扱
うのに困難になる。その理由は、１読出しデータに対し
１パタンが必要となる回路構成となっている為である。
題点はメモリサイズの増加に伴って期待値テストパタン
のサイズも大きくなり、作成、及び管理する上で取り扱
うのに困難になる。その理由は、１読出しデータに対し
１パタンが必要となる回路構成となっている為である。
【０００７】
【発明の目的】本発明の目的は、期待値テストパタンの
短縮を可能にし、テストパタンの作成及び管理する上で
の取り扱いを容易にすることができるメモリ搭載半導体
装置及びメモリテスト方法を提供することである。
短縮を可能にし、テストパタンの作成及び管理する上で
の取り扱いを容易にすることができるメモリ搭載半導体
装置及びメモリテスト方法を提供することである。
【０００８】
【課題を解決するための手段】本発明のメモリ搭載半導
体装置では、アドレス入力によるメモリセル選択信号
を、読み出しデータ出力の一定時間後に変更させて任意
のメモリセルを選択できるようにするデコード変更回路
と、選択されたメモリセルの読み出しデータを順次異な
るタイミングで複数のポートに出力するポート選択回路
と、外部からデコード変更回路を活性／非活性にするデ
コード変更回路選択信号を入力する手段とを有する構成
とした。その場合、アドレスバスに接続されたアドレス
デコーダと、データを格納した複数のメモリセルが配列
されたメモリセルアレイとを含み、デコード変更回路
は、アドレスデコーダの出力に基づいて、ポート選択回
路にポート選択変更信号を出力する機能を有する構成と
することもできる。また、デコード変更回路は、デコー
ド変更回路選択信号に基づいてポート選択回路にポート
選択変更信号を出力する構成とすることもできる。ま
た、メモリセルアレイは、読み出されたデータを複数の
出力ポートを介して出力するバッファを備える構成とす
ることもできる。一方、本発明のメモリテスト方法で
は、メモリセル選択信号を、読み出しデータが出力され
た一定時間後に任意に変更させるためのデコード変更回
路と、ポート選択回路とを含み、１アドレスに対して選
択された複数のメモリセルの読み出しデータを各々異な
るタイミングで複数の出力ポートに出力させることで、
読み出しデータ試験時に用いる期待値テストパタンと比
較するとともに、外部からデコード変更回路を活性／非
活性にするデコード変更回路選択信号を入力する方法と
した。その場合、アドレスバスに接続されたアドレスデ
コーダと、データを格納した複数のメモリセルが配列さ
れたメモリセルアレイとを含み、デコード変更回路は、
アドレスデコーダの出力に基づいて、ポート選択回路に
ポート選択変更信号を出力する方法を採用することもで
きる。
体装置では、アドレス入力によるメモリセル選択信号
を、読み出しデータ出力の一定時間後に変更させて任意
のメモリセルを選択できるようにするデコード変更回路
と、選択されたメモリセルの読み出しデータを順次異な
るタイミングで複数のポートに出力するポート選択回路
と、外部からデコード変更回路を活性／非活性にするデ
コード変更回路選択信号を入力する手段とを有する構成
とした。その場合、アドレスバスに接続されたアドレス
デコーダと、データを格納した複数のメモリセルが配列
されたメモリセルアレイとを含み、デコード変更回路
は、アドレスデコーダの出力に基づいて、ポート選択回
路にポート選択変更信号を出力する機能を有する構成と
することもできる。また、デコード変更回路は、デコー
ド変更回路選択信号に基づいてポート選択回路にポート
選択変更信号を出力する構成とすることもできる。ま
た、メモリセルアレイは、読み出されたデータを複数の
出力ポートを介して出力するバッファを備える構成とす
ることもできる。一方、本発明のメモリテスト方法で
は、メモリセル選択信号を、読み出しデータが出力され
た一定時間後に任意に変更させるためのデコード変更回
路と、ポート選択回路とを含み、１アドレスに対して選
択された複数のメモリセルの読み出しデータを各々異な
るタイミングで複数の出力ポートに出力させることで、
読み出しデータ試験時に用いる期待値テストパタンと比
較するとともに、外部からデコード変更回路を活性／非
活性にするデコード変更回路選択信号を入力する方法と
した。その場合、アドレスバスに接続されたアドレスデ
コーダと、データを格納した複数のメモリセルが配列さ
れたメモリセルアレイとを含み、デコード変更回路は、
アドレスデコーダの出力に基づいて、ポート選択回路に
ポート選択変更信号を出力する方法を採用することもで
きる。
【０００９】
【作用】デコード変更回路を有する事により、１アドレ
スに対して、選択された複数のメモリセルを選択できる
ようにし、ポート選択回路によって読み出されたデータ
を異なるタイミングで複数のポートに出力させる。その
結果、期待値テストパタンが短縮される。
スに対して、選択された複数のメモリセルを選択できる
ようにし、ポート選択回路によって読み出されたデータ
を異なるタイミングで複数のポートに出力させる。その
結果、期待値テストパタンが短縮される。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。図１は本発明の実施
の形態１を示すもので、メモリ搭載半導体装置内に組み
込まれたメモリ回路の一構成例を示す概略のブロック図
である。
について図面を参照して説明する。図１は本発明の実施
の形態１を示すもので、メモリ搭載半導体装置内に組み
込まれたメモリ回路の一構成例を示す概略のブロック図
である。
【００１１】このメモリ回路は、データを格納した複数
のメモリセルが配列されたメモリセルアレイ１０１を有
する。メモリセルアレイ１０１には、アドレスによって
メモリセルを選択する為のアドレスデコーダ１０２と、
メモリセルが選択され、読み出しデータが出力された一
定時間後に任意に次のアドレスに変更するデコード変更
回路１０４と、メモリセルアレイ１０１の読み出し信号
をポート１０６、ポート１０７に出力するバッファ１０
３とが接続されている。
のメモリセルが配列されたメモリセルアレイ１０１を有
する。メモリセルアレイ１０１には、アドレスによって
メモリセルを選択する為のアドレスデコーダ１０２と、
メモリセルが選択され、読み出しデータが出力された一
定時間後に任意に次のアドレスに変更するデコード変更
回路１０４と、メモリセルアレイ１０１の読み出し信号
をポート１０６、ポート１０７に出力するバッファ１０
３とが接続されている。
【００１２】さらに、デコード変更回路１０４によりメ
モリセルの選択が切り替わるタイミングと同期して、テ
スト用読み出しデータを出力させるポートを選択するポ
ート選択回路１０５を有している。
モリセルの選択が切り替わるタイミングと同期して、テ
スト用読み出しデータを出力させるポートを選択するポ
ート選択回路１０５を有している。
【００１３】次に、その動作について図２を参照して説
明する。図２は本実施の形態に係るメモリ回路での動
作、及び期待値テストパタンを作成するタイミング図で
ある。ここでは便宜的に、デコード変更回路１０４はメ
モリ選択信号を前入力アドレスに対して＋１するように
動作するものとする。メモリ回路の試験時にはアドレス
を任意に設定出来るよう、図示していない外部の端子か
らアドレスを入力する。
明する。図２は本実施の形態に係るメモリ回路での動
作、及び期待値テストパタンを作成するタイミング図で
ある。ここでは便宜的に、デコード変更回路１０４はメ
モリ選択信号を前入力アドレスに対して＋１するように
動作するものとする。メモリ回路の試験時にはアドレス
を任意に設定出来るよう、図示していない外部の端子か
らアドレスを入力する。
【００１４】アドレスデコーダ１０２により決定したメ
モリセル選択信号は、デコード変更回路１０４を通して
メモリセルアレイ１０１内のメモリセルを選択する。こ
の選択されたメモリセルの記憶データはバッファ１０３
で出力ポート１０６へ出力される。このとき、デコード
変更回路１０４からポート選択回路１０５へポート選択
変更信号１０８が伝わり、出力ポート１０６が選択さ
れ、読み出しデータは外部端子に出力される。
モリセル選択信号は、デコード変更回路１０４を通して
メモリセルアレイ１０１内のメモリセルを選択する。こ
の選択されたメモリセルの記憶データはバッファ１０３
で出力ポート１０６へ出力される。このとき、デコード
変更回路１０４からポート選択回路１０５へポート選択
変更信号１０８が伝わり、出力ポート１０６が選択さ
れ、読み出しデータは外部端子に出力される。
【００１５】次に、読み出しデータが出力された一定時
間後、デコード変更回路１０４内でデコード信号を前ア
ドレス＋１に対応するメモリセルを選択する信号に変化
させる。このとき、アドレスデコーダ１０２に入力する
アドレスは変化しない。
間後、デコード変更回路１０４内でデコード信号を前ア
ドレス＋１に対応するメモリセルを選択する信号に変化
させる。このとき、アドレスデコーダ１０２に入力する
アドレスは変化しない。
【００１６】デコード変更回路１０４によりアドレス＋
１に相当するメモリセルが選択されると、該当する読み
出しデータがバッファ１０３により出力される。デコー
ド変更回路１０４からのポート選択変更信号１０８によ
りポート選択回路１０５のポート選択信号が出力ポート
１０７を選択し、アドレス＋１のメモリセルデータは出
力ポート１０７から外部端子へと出力される。
１に相当するメモリセルが選択されると、該当する読み
出しデータがバッファ１０３により出力される。デコー
ド変更回路１０４からのポート選択変更信号１０８によ
りポート選択回路１０５のポート選択信号が出力ポート
１０７を選択し、アドレス＋１のメモリセルデータは出
力ポート１０７から外部端子へと出力される。
【００１７】前アドレスのデータは既に出力ポート１０
６で出力されているので、次のデータが出力ポート１０
７に出力されても、外部端子に出力され続ける。出力ポ
ート１０６、出力ポート１０７にデータが出力された時
点で期待値テストパタンと比較して良否を決定する。比
較が終われば新たに次のテスト用アドレスを設定し、上
記動作を繰り返す。
６で出力されているので、次のデータが出力ポート１０
７に出力されても、外部端子に出力され続ける。出力ポ
ート１０６、出力ポート１０７にデータが出力された時
点で期待値テストパタンと比較して良否を決定する。比
較が終われば新たに次のテスト用アドレスを設定し、上
記動作を繰り返す。
【００１８】なお、ユーザーが使用する状況下では、デ
コード変更回路をインアクティブ状態に設定し、入力ア
ドレスに対応するメモリセルのみを選択できるようにす
る。
コード変更回路をインアクティブ状態に設定し、入力ア
ドレスに対応するメモリセルのみを選択できるようにす
る。
【００１９】期待値テストパタンを作成するタイミング
は、複数ポートに読み出しデータの出力が出そろった時
点とする。
は、複数ポートに読み出しデータの出力が出そろった時
点とする。
【００２０】このように、１パタンで複数アドレス分の
データを一度に試験できるパタン構成となるため、大容
量サイズのメモリ回路でも期待値テストパタン総数を短
縮できる。更に大容量となる場合は、データを出力させ
るポート、ポート選択信号を増やして対応する事も可能
である。
データを一度に試験できるパタン構成となるため、大容
量サイズのメモリ回路でも期待値テストパタン総数を短
縮できる。更に大容量となる場合は、データを出力させ
るポート、ポート選択信号を増やして対応する事も可能
である。
【００２１】デコード変更回路１０４のメモリセル選択
信号変更方法については上記実施例に限定されず、種々
の変更が可能であり、アドレスをデクリメントする方式
でも良いし、また出力させるアドレスの数、テストに応
じて、任意のアドレスを選択できる様な論理にしておい
ても良い。
信号変更方法については上記実施例に限定されず、種々
の変更が可能であり、アドレスをデクリメントする方式
でも良いし、また出力させるアドレスの数、テストに応
じて、任意のアドレスを選択できる様な論理にしておい
ても良い。
【００２２】図３は本発明の実施の形態２に係る回路構
成要素を示すブロック図である。基本的な構成は実施の
形態と同様であるが、外部からデコード変更回路５０４
を活性／非活性にするデコード変更回路選択信号５０９
が入力される構成としている点に特徴がある。
成要素を示すブロック図である。基本的な構成は実施の
形態と同様であるが、外部からデコード変更回路５０４
を活性／非活性にするデコード変更回路選択信号５０９
が入力される構成としている点に特徴がある。
【００２３】アドレスがアドレスデコーダ５０２に入力
され、読み出しデータが出力された一定時間後に、デコ
ード変更回路選択信号５０９によってデコード変更回路
５０４を活性化させる。デコード変更回路５０４はデコ
ード変更回路選択信号５０９が入力された時だけ、既に
決定されているメモリセルの選択から任意のアドレスに
対応するメモリセルの選択に変更するようにする。その
他の動作は実施の形態１と同じである。
され、読み出しデータが出力された一定時間後に、デコ
ード変更回路選択信号５０９によってデコード変更回路
５０４を活性化させる。デコード変更回路５０４はデコ
ード変更回路選択信号５０９が入力された時だけ、既に
決定されているメモリセルの選択から任意のアドレスに
対応するメモリセルの選択に変更するようにする。その
他の動作は実施の形態１と同じである。
【００２４】このように、外部からの信号によりデコー
ド変更回路５０４を活性／非活性にすることにより任意
に試験するアドレスを選択できる。
ド変更回路５０４を活性／非活性にすることにより任意
に試験するアドレスを選択できる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
メモリのテスト時にメモリ選択信号を任意に変更させ、
複数のポートに各々異なるタイミングでデータを出力さ
せることで、従来よりもテストパタン総数を短縮させる
ことが出来る。その理由は、複数の読み出しデータを異
なるポートに出力する事により、１テストパタンで、複
数の読み出しデータをテストできるからである。
メモリのテスト時にメモリ選択信号を任意に変更させ、
複数のポートに各々異なるタイミングでデータを出力さ
せることで、従来よりもテストパタン総数を短縮させる
ことが出来る。その理由は、複数の読み出しデータを異
なるポートに出力する事により、１テストパタンで、複
数の読み出しデータをテストできるからである。
【図１】本発明の実施の形態１係るメモリ回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施の形態１係るメモリ回路の動作波
形図である。
形図である。
【図３】本発明の実施の形態２に係るメモリ回路の構成
を示すブロック図である。
を示すブロック図である。
【図４】従来のメモリ回路の構成を示すブロック図であ
る。
る。
【図５】従来のメモリ回路の動作波形図である。 １０１、４０１、 ５０１ メモリセルアレイ １０２、４０２、５０２ アドレスデコーダ １０３、４０３、５０３ バッファ １０４、５０４ デコード変更回路 １０５、５０５ ポート選択回路 １０６、１０７、４０４、５０６、５０７ ポート １０８、５０８ ポート選択変更信号 ５０９ デコード変更回路選択信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28
Claims (6)
- 【請求項１】 アドレス入力によるメモリセル選択信号
を、読み出しデータ出力の一定時間後に変更させて任意
のメモリセルを選択できるようにするデコード変更回路
と、選択されたメモリセルの読み出しデータを順次異な
るタイミングで複数のポートに出力するポート選択回路
と、外部からデコード変更回路を活性／非活性にするデ
コード変更回路選択信号を入力する手段とを有すること
を特徴とする、メモリ搭載半導体装置。 - 【請求項２】 アドレスバスに接続されたアドレスデコ
ーダと、データを格納した複数のメモリセルが配列され
たメモリセルアレイとを含み、前記デコード変更回路
は、前記アドレスデコーダの出力に基づいて、前記ポー
ト選択回路にポート選択変更信号を出力する機能を有す
ることを特徴とする、請求項１記載のメモリ搭載半導体
装置。 - 【請求項３】 デコード変更回路は、前記デコード変更
回路選択信号に基づいて前記ポート選択回路にポート選
択変更信号を出力することを特徴とする、請求項１記載
のメモリ搭載半導体装置。 - 【請求項４】 前記メモリセルアレイは、読み出された
データを複数の出力ポートを介して出力するバッファを
備えていることを特徴とする、請求項３記載のメモリ搭
載半導体装置。 - 【請求項５】 メモリセル選択信号を、読み出しデータ
が出力された一定時間後に任意に変更させるためのデコ
ード変更回路と、ポート選択回路とを含み、１アドレス
に対して選択された複数のメモリセルの読み出しデータ
を各々異なるタイミングで複数の出力ポートに出力させ
ることで、読み出しデータ試験時に用いる期待値テスト
パタンと比較するとともに、外部から前記デコード変更
回路を活性／非活性にするデコード変更回路選択信号を
入力することを特徴とする、メモリ搭載半導体装置のメ
モリテスト方法。 - 【請求項６】 アドレスバスに接続されたアドレスデコ
ーダと、データを格納した複数のメモリセルが配列され
たメモリセルアレイとを含み、前記デコード変更回路
は、前記アドレスデコーダの出力に基づいて、前記ポー
ト選択回路にポート選択変更信号を出力することを特徴
とする、請求項５記載のメモリ搭載半導体装置メモリテ
スト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31266297A JP3281898B2 (ja) | 1997-10-29 | 1997-10-29 | メモリ搭載半導体装置及びメモリテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31266297A JP3281898B2 (ja) | 1997-10-29 | 1997-10-29 | メモリ搭載半導体装置及びメモリテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134898A JPH11134898A (ja) | 1999-05-21 |
| JP3281898B2 true JP3281898B2 (ja) | 2002-05-13 |
Family
ID=18031922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31266297A Expired - Fee Related JP3281898B2 (ja) | 1997-10-29 | 1997-10-29 | メモリ搭載半導体装置及びメモリテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281898B2 (ja) |
-
1997
- 1997-10-29 JP JP31266297A patent/JP3281898B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11134898A (ja) | 1999-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6231439B2 (ja) | ||
| JPH097393A (ja) | マイクロエレクトロニック集積回路のためのメモリ試験装置 | |
| US7337378B2 (en) | Semiconductor integrated circuit and burn-in test method thereof | |
| JP2002216496A (ja) | 半導体メモリ装置 | |
| JPH03252569A (ja) | スキャンパス用レジスタ回路 | |
| KR100558492B1 (ko) | 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 | |
| US6151692A (en) | Integrated circuit having memory built-in self test (BIST) for different memory sizes and method of operation | |
| US20030236648A1 (en) | Memory defect redress analysis treating method, and memory testing apparatus performing the method | |
| JPH0454909B2 (ja) | ||
| JP3281898B2 (ja) | メモリ搭載半導体装置及びメモリテスト方法 | |
| US6611929B1 (en) | Test circuit for memory | |
| JPH1092194A (ja) | メモリテスト回路 | |
| JPH0799000A (ja) | Ｒａｍブロックテスト方法および回路 | |
| JPH08184645A (ja) | 半導体集積回路及びそのテスト方法 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JP2524529B2 (ja) | パタ―ン発生装置 | |
| JP2573068B2 (ja) | デジタル・パターン発生装置 | |
| JP3119632B2 (ja) | メガセルテスト装置及びそのテスト方法 | |
| JPH08203299A (ja) | 内容アドレス式メモリ | |
| JPH07104386B2 (ja) | 論理回路試験装置 | |
| JPH056698A (ja) | ランダムアクセスメモリのテスト回路 | |
| JPH06251600A (ja) | 半導体集積回路装置 | |
| JPH06295596A (ja) | メモリテスト回路装置 | |
| JP2001319498A (ja) | 半導体集積回路装置 | |
| JPS63161600A (ja) | 論理ｌｓｉ用組込みテスト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |