JPH06295596A - メモリテスト回路装置 - Google Patents
メモリテスト回路装置Info
- Publication number
- JPH06295596A JPH06295596A JP5083101A JP8310193A JPH06295596A JP H06295596 A JPH06295596 A JP H06295596A JP 5083101 A JP5083101 A JP 5083101A JP 8310193 A JP8310193 A JP 8310193A JP H06295596 A JPH06295596 A JP H06295596A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit device
- ram
- register
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 高テスト効率の、高集積化に適したメモリテ
スト回路装置を提供する。 【構成】 複数個のメモリをテストするスキャン方式の
メモリテスト回路装置において、１つのRAM４のアドレ
スレジスタ１と入力データレジスタ２と出力データレジ
スタ７をスキャンフリップフロップ構成とし、テストモ
ードで複数のRAM４,８が前記レジスタ１,２,７を共有
し、個々のRAMの書き込み又は読み出しを独立して制御
することにより、複数のRAMを同時並行的に書き込み又
は読み出しすることができ、テストに要する時間とテス
トパターンのサイズを大幅に縮小化する。
スト回路装置を提供する。 【構成】 複数個のメモリをテストするスキャン方式の
メモリテスト回路装置において、１つのRAM４のアドレ
スレジスタ１と入力データレジスタ２と出力データレジ
スタ７をスキャンフリップフロップ構成とし、テストモ
ードで複数のRAM４,８が前記レジスタ１,２,７を共有
し、個々のRAMの書き込み又は読み出しを独立して制御
することにより、複数のRAMを同時並行的に書き込み又
は読み出しすることができ、テストに要する時間とテス
トパターンのサイズを大幅に縮小化する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に適した高テ
スト効率のメモリテスト回路装置に関する。
スト効率のメモリテスト回路装置に関する。
【０００２】
【従来の技術】従来のスキャン方式のメモリテスト回路
装置を図５に示す。図５において、20,27はアドレスレ
ジスタ、21,28は入力データレジスタ、25,32は出力デー
タレジスタ、23,30はメモリ、22,24,26,29,31はセレク
タである。
装置を図５に示す。図５において、20,27はアドレスレ
ジスタ、21,28は入力データレジスタ、25,32は出力デー
タレジスタ、23,30はメモリ、22,24,26,29,31はセレク
タである。
【０００３】図３は図５の回路装置の書き込み動作タイ
ミング図、図４は図５の回路装置の読みだし動作タイミ
ング図である。
ミング図、図４は図５の回路装置の読みだし動作タイミ
ング図である。
【０００４】図５において、テストモードの時、入力デ
ータレジスタ２１とアドレスレジスタ２０と出力データ
レジスタ２５はシフトレジスタとして動作し、RAM Scan
In端子のデータは１ビット毎にセレクタ２２を介して
入力データレジスタ２１とアドレスレジスタ２０に格納
される。上記手順によりアドレスレジスタ２０とデータ
レジスタ２１が確定した状態で、書き込み制御信号Test
WEを有効にすることにより、RAM２３に１ワードの書き
込みができる。図３はこのテストモードによるRAMの書
き込み動作を示すタイミング図である。同様に、上記手
順によりアドレスレジスタ２０が確定した状態で、RAM2
3の出力データを出力データレジスタ２５に取り込み、
出力データレジスタ２５をシフトレジスタとして動作さ
せることにより、セレクタ２６を介してRAM Scan Out端
子に出力データが１ビット毎に出力される。セレクタ２
２と２９、セレクタ２４と３１、セレクタ２６を切り替
えることにより、RAM23とRAM30のいずれかを選択して順
次書き込みと読み出しのテストを行なう。
ータレジスタ２１とアドレスレジスタ２０と出力データ
レジスタ２５はシフトレジスタとして動作し、RAM Scan
In端子のデータは１ビット毎にセレクタ２２を介して
入力データレジスタ２１とアドレスレジスタ２０に格納
される。上記手順によりアドレスレジスタ２０とデータ
レジスタ２１が確定した状態で、書き込み制御信号Test
WEを有効にすることにより、RAM２３に１ワードの書き
込みができる。図３はこのテストモードによるRAMの書
き込み動作を示すタイミング図である。同様に、上記手
順によりアドレスレジスタ２０が確定した状態で、RAM2
3の出力データを出力データレジスタ２５に取り込み、
出力データレジスタ２５をシフトレジスタとして動作さ
せることにより、セレクタ２６を介してRAM Scan Out端
子に出力データが１ビット毎に出力される。セレクタ２
２と２９、セレクタ２４と３１、セレクタ２６を切り替
えることにより、RAM23とRAM30のいずれかを選択して順
次書き込みと読み出しのテストを行なう。
【０００５】
【発明が解決しようとする課題】従来のスキャン方式の
RAMテスト回路装置は、個々のRAMがアドレスレジスタと
入力データレジスタと出力データレジスタを有し、前記
レジスタを全てスキャンフリップフロップ構成にするた
め回路規模が増大するという問題があった。また、RAM
を１つずつ選択して順次スキャン方式でテストするた
め、テストに要する時間が長くテストパターンが膨大に
なるという問題があった。
RAMテスト回路装置は、個々のRAMがアドレスレジスタと
入力データレジスタと出力データレジスタを有し、前記
レジスタを全てスキャンフリップフロップ構成にするた
め回路規模が増大するという問題があった。また、RAM
を１つずつ選択して順次スキャン方式でテストするた
め、テストに要する時間が長くテストパターンが膨大に
なるという問題があった。
【０００６】本発明は、回路規模の増大を抑えながらテ
スト時間が短くかつテストパターンの縮小化も可能で、
集積回路に適したRAMテスト回路装置を提供することを
目的とする。
スト時間が短くかつテストパターンの縮小化も可能で、
集積回路に適したRAMテスト回路装置を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明のRAMテスト回路
装置は、複数個のメモリのテスト回路装置において、１
つのメモリが入力データレジスタと出力データレジスタ
とアドレスレジスタを有し、前記１つのメモリの入力デ
ータレジスタと出力データレジスタとアドレスレジスタ
がスキャンフリップフロップで構成され、テストモード
で前記スキャンフリップフロップの入力データレジスタ
とアドレスレジスタを他のメモリの入力データ信号とア
ドレスデータ信号に直結し、個々のメモリの書き込み又
は読み出し制御回路が同時に２つ以上有効となる構造を
有することを特徴とする。
装置は、複数個のメモリのテスト回路装置において、１
つのメモリが入力データレジスタと出力データレジスタ
とアドレスレジスタを有し、前記１つのメモリの入力デ
ータレジスタと出力データレジスタとアドレスレジスタ
がスキャンフリップフロップで構成され、テストモード
で前記スキャンフリップフロップの入力データレジスタ
とアドレスレジスタを他のメモリの入力データ信号とア
ドレスデータ信号に直結し、個々のメモリの書き込み又
は読み出し制御回路が同時に２つ以上有効となる構造を
有することを特徴とする。
【０００８】また、本発明のRAMテスト回路装置は、前
記１つのメモリの出力データレジスタがスキャンフリッ
プフロップで構成され、テストモードで前記スキャンフ
リップフロップの出力データレジスタを他のメモリの出
力データ信号にセレクタを介して接続する構造を有する
ことを特徴とする。
記１つのメモリの出力データレジスタがスキャンフリッ
プフロップで構成され、テストモードで前記スキャンフ
リップフロップの出力データレジスタを他のメモリの出
力データ信号にセレクタを介して接続する構造を有する
ことを特徴とする。
【０００９】
【作用】本発明は、上述の回路構成により、テストモー
ドの時、前記１つのメモリのアドレスレジスタと入力デ
ータレジスタを複数のRAMが共有することにより、前記
１つメモリのアドレスレジスタと入力データレジスタの
みにデータを格納するだけで複数のRAMに同時に書き込
み、また、前記１つメモリのアドレスレジスタのみにデ
ータを格納するだけで複数のRAMを同時読み出しするこ
とにより、テストに要する時間とテストパターンを縮小
する。
ドの時、前記１つのメモリのアドレスレジスタと入力デ
ータレジスタを複数のRAMが共有することにより、前記
１つメモリのアドレスレジスタと入力データレジスタの
みにデータを格納するだけで複数のRAMに同時に書き込
み、また、前記１つメモリのアドレスレジスタのみにデ
ータを格納するだけで複数のRAMを同時読み出しするこ
とにより、テストに要する時間とテストパターンを縮小
する。
【００１０】
【実施例】本発明のRAMテスト回路装置の実施例を図１
の回路図、図２の回路図、図３の書き込み時の動作説明
図、図４の読み出し時の動作説明図を参照して説明す
る。
の回路図、図２の回路図、図３の書き込み時の動作説明
図、図４の読み出し時の動作説明図を参照して説明す
る。
【００１１】本発明のRAMテスト回路装置は、その基本
部分で一般のスキャン方式のRAMテスト回路装置と同じ
であるが、図１のRAMテスト回路装置に示す様に、メモ
リ４の入力データレジスタ２と出力データレジスタ７と
アドレスレジスタ１がスキャンフリップフロップで構成
され、テストモードで前記スキャンフリップフロップの
入力データレジスタ２とアドレスレジスタ１を他のメモ
リ８の入力データ信号とアドレスデータ信号に直結し、
個々のメモリの書き込み又は読み出し制御回路が同時に
２つ以上有効となる構造を有する点で従来のものと異な
る。また、図１のRAMテスト回路装置に示す様に、メモ
リ４の出力データレジスタがスキャンフリップフロップ
で構成され、テストモードで前記スキャンフリップフロ
ップの出力データレジスタ７を他のメモリ８の出力デー
タ信号にセレクタ６を介して接続する構造を有する点で
従来のものと異なる。
部分で一般のスキャン方式のRAMテスト回路装置と同じ
であるが、図１のRAMテスト回路装置に示す様に、メモ
リ４の入力データレジスタ２と出力データレジスタ７と
アドレスレジスタ１がスキャンフリップフロップで構成
され、テストモードで前記スキャンフリップフロップの
入力データレジスタ２とアドレスレジスタ１を他のメモ
リ８の入力データ信号とアドレスデータ信号に直結し、
個々のメモリの書き込み又は読み出し制御回路が同時に
２つ以上有効となる構造を有する点で従来のものと異な
る。また、図１のRAMテスト回路装置に示す様に、メモ
リ４の出力データレジスタがスキャンフリップフロップ
で構成され、テストモードで前記スキャンフリップフロ
ップの出力データレジスタ７を他のメモリ８の出力デー
タ信号にセレクタ６を介して接続する構造を有する点で
従来のものと異なる。
【００１２】ところで、従来のスキャン方式のRAMテス
ト回路装置は、個々のRAMが、アドレスレジスタと入力
データレジスタと出力データレジスタを有し、前記レジ
スタをを全てスキャンフリップフロップ構成にするため
回路規模が増大する。また、RAMを１つずつ選択してス
キャン方式で順次テストするため、テストに要する時間
が長くテストパターンも膨大になるという問題があっ
た。
ト回路装置は、個々のRAMが、アドレスレジスタと入力
データレジスタと出力データレジスタを有し、前記レジ
スタをを全てスキャンフリップフロップ構成にするため
回路規模が増大する。また、RAMを１つずつ選択してス
キャン方式で順次テストするため、テストに要する時間
が長くテストパターンも膨大になるという問題があっ
た。
【００１３】よって、スキャンフリップフロップ構成に
するレジスタを、１つのRAMのアドレスレジスタと入力
データレジスタと出力データレジスタのみに限定するこ
とができれば、回路面積の増大を抑えることができる。
また、複数のRAMを同時に平行してテストできれば、テ
ストに要する時間が大幅に短縮できる。本発明はこの点
に注目したものである。
するレジスタを、１つのRAMのアドレスレジスタと入力
データレジスタと出力データレジスタのみに限定するこ
とができれば、回路面積の増大を抑えることができる。
また、複数のRAMを同時に平行してテストできれば、テ
ストに要する時間が大幅に短縮できる。本発明はこの点
に注目したものである。
【００１４】本発明の回路ではテストモードの時、複数
のRAMのアドレス信号と入力データ信号を１つのスキャ
ン構成のレジスタに直結する。一方書き込み制御信号
は、個々のRAM毎に制御する。書き込み制御信号が、１
つのみ書き込み可能であれば、従来のRAMテスト回路装
置と同様に、１つのRAMのみのテストができる。２つ以
上書き込み可能であれば、矛盾なく同時平行的に書き込
みができる。即ち、個々のRAMの書き込み制御信号を独
立に制御することにより、任意の複数のRAMを選択して
書き込みができる。
のRAMのアドレス信号と入力データ信号を１つのスキャ
ン構成のレジスタに直結する。一方書き込み制御信号
は、個々のRAM毎に制御する。書き込み制御信号が、１
つのみ書き込み可能であれば、従来のRAMテスト回路装
置と同様に、１つのRAMのみのテストができる。２つ以
上書き込み可能であれば、矛盾なく同時平行的に書き込
みができる。即ち、個々のRAMの書き込み制御信号を独
立に制御することにより、任意の複数のRAMを選択して
書き込みができる。
【００１５】図３は、図１及び図２のRAMテスト回路装
置の書き込み時の動作を説明したものである。書き込み
のサイクルは、アドレスのビット数と入力データのビッ
ト数を合計したクロック数になる。いま、仮にアドレス
１０ビット、入力データ１６ビット、ワード数１０２４
のRAMが４個ある場合を想定し、全てRAMの全ワードに書
き込みをする場合、従来のRAMテスト回路装置で必要な
クロック数は（１０＋１６）ｘ１０２４ｘ４＝１０６４
９６になる。一方本発明のRAMテスト回路装置では、４
つのRAMが同時平行的に動作するため、必要なクロック
数は（１０＋１６）ｘ１０２４ｘ１＝２６６２４にな
り、２５％のクロック数で書き込み動作が完了する。即
ち、７９８７２のクロックが削減できる。
置の書き込み時の動作を説明したものである。書き込み
のサイクルは、アドレスのビット数と入力データのビッ
ト数を合計したクロック数になる。いま、仮にアドレス
１０ビット、入力データ１６ビット、ワード数１０２４
のRAMが４個ある場合を想定し、全てRAMの全ワードに書
き込みをする場合、従来のRAMテスト回路装置で必要な
クロック数は（１０＋１６）ｘ１０２４ｘ４＝１０６４
９６になる。一方本発明のRAMテスト回路装置では、４
つのRAMが同時平行的に動作するため、必要なクロック
数は（１０＋１６）ｘ１０２４ｘ１＝２６６２４にな
り、２５％のクロック数で書き込み動作が完了する。即
ち、７９８７２のクロックが削減できる。
【００１６】図４は、図１及び図２のRAMテスト回路装
置の読み出し時の動作を説明したものである。読み出し
のサイクルは、アドレスのビット数に出力データを取り
込む１クロックを加えた数と出力データのビット数の内
大きい方の数のクロック数になる。いま、仮にアドレス
１０ビット、出力データ１６ビット、ワード数１０２４
のRAMが４個ある場合を想定し、全てRAMの全ワードから
読み出しをする場合、従来のRAMテスト回路装置で必要
なクロック数は１６ｘ１０２４ｘ４＝６５５３６にな
る。一方本発明の図２のRAMテスト回路装置では、４つ
のRAMが同時平行的に動作するため、必要なクロック数
は１６ｘ１０２４ｘ１＝１６３８４になり、２５％のク
ロック数で読み出し動作が完了する。即ち、４９１５２
のクロックが削減できる。
置の読み出し時の動作を説明したものである。読み出し
のサイクルは、アドレスのビット数に出力データを取り
込む１クロックを加えた数と出力データのビット数の内
大きい方の数のクロック数になる。いま、仮にアドレス
１０ビット、出力データ１６ビット、ワード数１０２４
のRAMが４個ある場合を想定し、全てRAMの全ワードから
読み出しをする場合、従来のRAMテスト回路装置で必要
なクロック数は１６ｘ１０２４ｘ４＝６５５３６にな
る。一方本発明の図２のRAMテスト回路装置では、４つ
のRAMが同時平行的に動作するため、必要なクロック数
は１６ｘ１０２４ｘ１＝１６３８４になり、２５％のク
ロック数で読み出し動作が完了する。即ち、４９１５２
のクロックが削減できる。
【００１７】ところで、本実施例（図１及びび図２）は
従来の図５の回路と比較すると、テストモードの時、１
つのRAMのスキャン構成のアドレスレジスタと入力デー
タレジスタを他のRAMに直結するための回路を必要とす
るが、この回路はセレクタ叉は出力データレジスタのみ
の極めて小規模な回路で構成できる。また、RAMが２個
ある場合は、テスト時間とテストパターンのサイズは約
５０％縮小化でき、RAMが４個ある場合は上述の様に、
テスト時間とテストパターンのサイズは約７５％縮小化
できる。即ち、縮小化率は５０％を最小とし、同時にテ
ストするRAMの個数が多いほど縮小化率を大きくでき
る。同時平行動作するRAMの個数Ｎとすると、縮小化率
は（１ー１／Ｎ）で計算できる。また、本実施例の回路
は、アドレスとワードのビット数とワード数が同一のRA
Mはもちろん、異なる場合でもスキャン回路とテストパ
ターンを変更することにより適用できる。
従来の図５の回路と比較すると、テストモードの時、１
つのRAMのスキャン構成のアドレスレジスタと入力デー
タレジスタを他のRAMに直結するための回路を必要とす
るが、この回路はセレクタ叉は出力データレジスタのみ
の極めて小規模な回路で構成できる。また、RAMが２個
ある場合は、テスト時間とテストパターンのサイズは約
５０％縮小化でき、RAMが４個ある場合は上述の様に、
テスト時間とテストパターンのサイズは約７５％縮小化
できる。即ち、縮小化率は５０％を最小とし、同時にテ
ストするRAMの個数が多いほど縮小化率を大きくでき
る。同時平行動作するRAMの個数Ｎとすると、縮小化率
は（１ー１／Ｎ）で計算できる。また、本実施例の回路
は、アドレスとワードのビット数とワード数が同一のRA
Mはもちろん、異なる場合でもスキャン回路とテストパ
ターンを変更することにより適用できる。
【００１８】
【発明の効果】本発明のRAMテスト回路装置によれば、
スキャン方式のRAMテスト回路装置のテスト時間とテス
トパターンのサイズを大幅に縮小化させることができる
という効果が奏される。
スキャン方式のRAMテスト回路装置のテスト時間とテス
トパターンのサイズを大幅に縮小化させることができる
という効果が奏される。
【図１】本発明のRAMテスト回路装置の回路図
【図２】本発明のRAMテスト回路装置の回路図
【図３】RAMテスト回路装置の書き込み時の動作説明図
【図４】RAMテスト回路装置の書き込み時の動作説明図
【図５】従来のRAMテスト回路装置の回路図
１ アドレスレジスタ ２ 入力データレジスタ ７ 出力データレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３６０ Ｐ 7737−5Ｂ Ｈ０１Ｌ 21/66 Ｗ 7630−4Ｍ
Claims (2)
- 【請求項１】複数個のメモリのテスト回路装置におい
て、１つのメモリが入力データレジスタと出力データレ
ジスタとアドレスレジスタを有し、前記１つのメモリの
入力データレジスタと出力データレジスタとアドレスレ
ジスタがスキャンフリップフロップで構成され、テスト
モードで前記スキャンフリップフロップの入力データレ
ジスタとアドレスレジスタを他のメモリの入力データ信
号とアドレスデータ信号に直結する回路を有し、個々の
メモリの書き込み又は読みだし制御回路が同時に２つ以
上有効となる構造を有することを特徴とするスキャン方
式のメモリテスト回路装置。 - 【請求項２】請求項１記載の１つのメモリの出力データ
レジスタがスキャンフリップフロップで構成され、テス
トモードで前記スキャンフリップフロップの出力データ
レジスタを他のメモリの出力データ信号にセレクタを介
して接続する構造を有することを特徴とするスキャン方
式のメモリテスト回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083101A JPH06295596A (ja) | 1993-04-09 | 1993-04-09 | メモリテスト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083101A JPH06295596A (ja) | 1993-04-09 | 1993-04-09 | メモリテスト回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295596A true JPH06295596A (ja) | 1994-10-21 |
Family
ID=13792809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083101A Pending JPH06295596A (ja) | 1993-04-09 | 1993-04-09 | メモリテスト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295596A (ja) |
-
1993
- 1993-04-09 JP JP5083101A patent/JPH06295596A/ja active Pending
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