JPH0256760B2 - - Google Patents
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- JPH0256760B2 JPH0256760B2 JP59065889A JP6588984A JPH0256760B2 JP H0256760 B2 JPH0256760 B2 JP H0256760B2 JP 59065889 A JP59065889 A JP 59065889A JP 6588984 A JP6588984 A JP 6588984A JP H0256760 B2 JPH0256760 B2 JP H0256760B2
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- 230000015654 memory Effects 0.000 claims description 131
- 238000012360 testing method Methods 0.000 claims description 86
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、各種半導体メモリの試験結果を、よ
り効率的、効果的に記憶できるようにしたフエイ
ルメモリに関するものである。
り効率的、効果的に記憶できるようにしたフエイ
ルメモリに関するものである。
従来のフエイルメモリは、例えば、被テストメ
モリの容量と同容量かそれ以上の記憶容量を持
ち、試験装置の最高テスト速度の試験結果を記憶
できるように、一般に高速小容量のメモリを用い
て大容量のメモリブロツクを構成したものか、あ
るいは、低速大容量、低消費電力のメモリを用い
て、高速度試験のテスト結果を取込むために、イ
ンタリーブ方式による回路構成上の工夫で並列的
に取込みを行なう方式のものであつた。
モリの容量と同容量かそれ以上の記憶容量を持
ち、試験装置の最高テスト速度の試験結果を記憶
できるように、一般に高速小容量のメモリを用い
て大容量のメモリブロツクを構成したものか、あ
るいは、低速大容量、低消費電力のメモリを用い
て、高速度試験のテスト結果を取込むために、イ
ンタリーブ方式による回路構成上の工夫で並列的
に取込みを行なう方式のものであつた。
しかしながら、前者の構成では、高速メモリは
一般に小容量であるので、その高速性は高く評価
されているが、構成素子数を多く必要とし、かつ
消費電力が大きくて大電力を必要とし、さらに装
置価格が高価とならざるを得なかつた。
一般に小容量であるので、その高速性は高く評価
されているが、構成素子数を多く必要とし、かつ
消費電力が大きくて大電力を必要とし、さらに装
置価格が高価とならざるを得なかつた。
また、後者の構成では、インタリーブ段数が多
くなるほど全メモリ容量のうち実用されるものが
少ないので、その高速性に反してメモリブロツク
の使用効率の向上ができず、それとともに、被テ
ストメモリの容量増大化と多数個同時にテスト化
による多チヤンネル化が進むほど、インタリーブ
段数倍のメモリ増設が必要となり、フエイルメモ
リのハードウエア規模が膨大とならざるを得なか
つた。
くなるほど全メモリ容量のうち実用されるものが
少ないので、その高速性に反してメモリブロツク
の使用効率の向上ができず、それとともに、被テ
ストメモリの容量増大化と多数個同時にテスト化
による多チヤンネル化が進むほど、インタリーブ
段数倍のメモリ増設が必要となり、フエイルメモ
リのハードウエア規模が膨大とならざるを得なか
つた。
本発明の目的は、上記した問題点を解決すべく
各種半導体メモリの試験結果を、任意に組替え可
能なメモリに効率的に記憶し、大容量化と多チヤ
ンネル同時テスト化とを、最小のハードウエア規
模で実現することが可能なフエイルメモリを提供
することにある。
各種半導体メモリの試験結果を、任意に組替え可
能なメモリに効率的に記憶し、大容量化と多チヤ
ンネル同時テスト化とを、最小のハードウエア規
模で実現することが可能なフエイルメモリを提供
することにある。
本発明に係るフエイルメモリは、メモリ試験結
果の入力チヤンネルと同数のメモリブロツクから
なるメモリ部と、メモリ試験のアドレスの一時記
憶をし、それを該当するメモリブロツクに与える
とともに、そのアドレスをデコード信号に従つて
デコードして上記メモリブロツクのメモリ選択を
するアドレス入力部と、メモリ試験結果の入力チ
ヤンネルをモード指定に従つて選択するととも
に、メモリ試験結果の一時記憶をして該当するメ
モリブロツクに対する書込みを行なう試験結果入
力部と、モード指定に基づき、上記アドレス入力
部のアドレス信号から上記デコード信号を生成す
る直並列制御部と、テストクロツクおよびモード
指定に基づき、インタリーブモード、シリーズモ
ードまたはパラレルモードそれぞれについて、上
記のメモリ試験のアドレスおよびメモリ試験結果
の一時記憶に所要の記憶指令クロツク、ならびに
上記の試験結果の書込みに所要の書込クロツクを
生成するクロツク制御部とを具備し、高速度のメ
モリ試験結果はインタリーブモードで、上記各メ
モリブロツクへ並列に書き込み、大容量・低速の
メモリ試験結果はシリーズモードで上記各メモリ
ブロツクへ直列に書き込み、また多数個同時のメ
モリ試験結果はパラレルモードで上記各メモリブ
ロツクごとに書き込みうるようにしたものであ
る。
果の入力チヤンネルと同数のメモリブロツクから
なるメモリ部と、メモリ試験のアドレスの一時記
憶をし、それを該当するメモリブロツクに与える
とともに、そのアドレスをデコード信号に従つて
デコードして上記メモリブロツクのメモリ選択を
するアドレス入力部と、メモリ試験結果の入力チ
ヤンネルをモード指定に従つて選択するととも
に、メモリ試験結果の一時記憶をして該当するメ
モリブロツクに対する書込みを行なう試験結果入
力部と、モード指定に基づき、上記アドレス入力
部のアドレス信号から上記デコード信号を生成す
る直並列制御部と、テストクロツクおよびモード
指定に基づき、インタリーブモード、シリーズモ
ードまたはパラレルモードそれぞれについて、上
記のメモリ試験のアドレスおよびメモリ試験結果
の一時記憶に所要の記憶指令クロツク、ならびに
上記の試験結果の書込みに所要の書込クロツクを
生成するクロツク制御部とを具備し、高速度のメ
モリ試験結果はインタリーブモードで、上記各メ
モリブロツクへ並列に書き込み、大容量・低速の
メモリ試験結果はシリーズモードで上記各メモリ
ブロツクへ直列に書き込み、また多数個同時のメ
モリ試験結果はパラレルモードで上記各メモリブ
ロツクごとに書き込みうるようにしたものであ
る。
これを要するに、被テストメモリの容量と多数
個同時にテストのチヤンネル数、テスト速度とに
応じ、フエイルメモリのメモリブロツクについて
直並列に構成を組替えることができるようにし、
高速時のインタリーブ取込みモード、多数個取り
時のパラレルモード、または大容量取込み時のシ
リアルモードの取込モードにより、各種の高速・
大容量メモリのテストや多数個同時テストを同一
のフエイルメモリで実現しようとするものであ
る。
個同時にテストのチヤンネル数、テスト速度とに
応じ、フエイルメモリのメモリブロツクについて
直並列に構成を組替えることができるようにし、
高速時のインタリーブ取込みモード、多数個取り
時のパラレルモード、または大容量取込み時のシ
リアルモードの取込モードにより、各種の高速・
大容量メモリのテストや多数個同時テストを同一
のフエイルメモリで実現しようとするものであ
る。
以下、本発明の実施例を図面に基づいて説明す
る。
る。
第１図は、フエイルメモリの一般的使用条件を
示す入力構成図、第２図は本発明に係るフエイル
メモリの使用形態の模写的な説明図、第３図は、
本発明に係るフエイルメモリの一実施例の回路構
成図、第４図は、その取込みモードの比較の説明
図である。
示す入力構成図、第２図は本発明に係るフエイル
メモリの使用形態の模写的な説明図、第３図は、
本発明に係るフエイルメモリの一実施例の回路構
成図、第４図は、その取込みモードの比較の説明
図である。
ここで、１０は試験結果入力部、１１−１〜１
１−３は、そのマルチプレクサ、１２−１〜１２
−４は同試験結果一時記憶レジスタ、１３−１〜
１３−４は同ナンドゲート、２０は直並列制御
部、２１，２２，２３は、そのコントロールゲー
ト、２４は同デコーダ、３０はクロツク制御部、
４０はアドレス入力部、４１−１，４１−２は、
そのアドレス一時記憶レジスタ、４２−１〜４２
−４は同メモリ選択器、５０はメモリ部、５１〜
５４は、そのメモリブロツクである。
１−３は、そのマルチプレクサ、１２−１〜１２
−４は同試験結果一時記憶レジスタ、１３−１〜
１３−４は同ナンドゲート、２０は直並列制御
部、２１，２２，２３は、そのコントロールゲー
ト、２４は同デコーダ、３０はクロツク制御部、
４０はアドレス入力部、４１−１，４１−２は、
そのアドレス一時記憶レジスタ、４２−１〜４２
−４は同メモリ選択器、５０はメモリ部、５１〜
５４は、そのメモリブロツクである。
テスト時におけるフエイルメモリへの書込み環
境条件としては、第１図に示すように、第１に被
テストメモリのメモリ容量によつて決まるアドレ
ス入力のビツト数があり、一般のメモリ試験装置
では24ビツト程度まで用意しており、16Mbitの
メモリ容量のものまで対応できるようになつてい
る。
境条件としては、第１図に示すように、第１に被
テストメモリのメモリ容量によつて決まるアドレ
ス入力のビツト数があり、一般のメモリ試験装置
では24ビツト程度まで用意しており、16Mbitの
メモリ容量のものまで対応できるようになつてい
る。
また、被テストメモリの多数個同時テストを可
能とするために、試験結果のチヤンネル数を多く
入力できるように大容量のものを何面かに用意し
ている。さらに、フエイルメモリは装置の小型
化、低価格化を図るために、低速大容量のメモリ
素子を使用して、試験装置の最高テスト速度に十
分追随できるよう、２ウエイまたはそれ以上のイ
ンタリーブ方式を採用して対応している。しか
し、通常の試験装置では、テスト速度が高速にな
るほど、ハードウエア規模とコストが増大するの
で、メモリ容量としては、せいぜい１〜4Mbit程
度であり、多数個取りも４〜８個程度である。
能とするために、試験結果のチヤンネル数を多く
入力できるように大容量のものを何面かに用意し
ている。さらに、フエイルメモリは装置の小型
化、低価格化を図るために、低速大容量のメモリ
素子を使用して、試験装置の最高テスト速度に十
分追随できるよう、２ウエイまたはそれ以上のイ
ンタリーブ方式を採用して対応している。しか
し、通常の試験装置では、テスト速度が高速にな
るほど、ハードウエア規模とコストが増大するの
で、メモリ容量としては、せいぜい１〜4Mbit程
度であり、多数個取りも４〜８個程度である。
このような使用条件のもとで、１式のフエイル
メモリを効果的に利用しながら、大容量化と多数
個同時テスト化、さらに高速化を達成するフエイ
ルメモリの構成とその使用形態を第２図で説明す
る。つまり、高速メモリのテストの場合には、イ
ンタリーブ方式（ここでは２ウエイインタリーブ
の場合について説明するが、４ウエイ以上となつ
てもよい。）により、２つのメモリブロツクを使
用して、例えば試験結果の入力チヤンネルＣ１〜
Ｃ１６のうちＣ１，Ｃ３，Ｃ５，……Ｃ１５のみ
の取込みを行ない（高速インタリーブモード）、
高速メモリではないが大容量メモリの場合には、
メモリブロツクを複数個（Ｎ個）のシリーズにつ
なぎ合わせて順次取込むことにより、１面当りの
メモリ容量の大容量化（Ｎ倍）を図り（大容量シ
リーズモード）、また同時テストを多くしたい場
合には、各試験結果の入力チヤンネルＣ１，Ｃ
２，Ｃ３，……，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１
６をフエイルメモリのブロツクと１対１にパラレ
ル入力できるように（多数個取りパラレルモー
ド）考慮したものである。
メモリを効果的に利用しながら、大容量化と多数
個同時テスト化、さらに高速化を達成するフエイ
ルメモリの構成とその使用形態を第２図で説明す
る。つまり、高速メモリのテストの場合には、イ
ンタリーブ方式（ここでは２ウエイインタリーブ
の場合について説明するが、４ウエイ以上となつ
てもよい。）により、２つのメモリブロツクを使
用して、例えば試験結果の入力チヤンネルＣ１〜
Ｃ１６のうちＣ１，Ｃ３，Ｃ５，……Ｃ１５のみ
の取込みを行ない（高速インタリーブモード）、
高速メモリではないが大容量メモリの場合には、
メモリブロツクを複数個（Ｎ個）のシリーズにつ
なぎ合わせて順次取込むことにより、１面当りの
メモリ容量の大容量化（Ｎ倍）を図り（大容量シ
リーズモード）、また同時テストを多くしたい場
合には、各試験結果の入力チヤンネルＣ１，Ｃ
２，Ｃ３，……，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１
６をフエイルメモリのブロツクと１対１にパラレ
ル入力できるように（多数個取りパラレルモー
ド）考慮したものである。
以下、第３図に基づき、本発明のフエイルメモ
リの回路構成を２ウエイインタリーブ方式を基本
とした場合について具体的に説明する。
リの回路構成を２ウエイインタリーブ方式を基本
とした場合について具体的に説明する。
そのメモリ部５０は、例えば、入力チヤンネル
Ｃ１〜Ｃ４に対応して４個のメモリブロツク５１
〜５４からなり、それらの入力信号のライト信号
Ｗは、試験結果が不良の場合に試験結果入力部１
０からパルス信号として与えられる。一方、不良
個所のアドレスＡは、各メモリブロツク５１〜５
４にアドレス入力部４０から供給される。また、
各メモリブロツク５１〜５４を構成する各内部メ
モリ素子を選択するチツプセレクタ信号CSは、
同様にアドレス入力部４０から供給され、被テス
トメモリのアドレスと１対１に対応して不良記憶
が行なわれる。試験結果の入力チヤンネルＣ３，
Ｃ４側についても入力チヤンネルＣ１，Ｃ２側と
同様であるが、チヤンネルマルチプレクサ１１−
３の入力チヤンネルが１つ増加する。
Ｃ１〜Ｃ４に対応して４個のメモリブロツク５１
〜５４からなり、それらの入力信号のライト信号
Ｗは、試験結果が不良の場合に試験結果入力部１
０からパルス信号として与えられる。一方、不良
個所のアドレスＡは、各メモリブロツク５１〜５
４にアドレス入力部４０から供給される。また、
各メモリブロツク５１〜５４を構成する各内部メ
モリ素子を選択するチツプセレクタ信号CSは、
同様にアドレス入力部４０から供給され、被テス
トメモリのアドレスと１対１に対応して不良記憶
が行なわれる。試験結果の入力チヤンネルＣ３，
Ｃ４側についても入力チヤンネルＣ１，Ｃ２側と
同様であるが、チヤンネルマルチプレクサ１１−
３の入力チヤンネルが１つ増加する。
以上の２組の試験結果入力部１０と、アドレス
入力部４０と、メモリ部５０の各組（以上、いず
れも入力チヤンネルＣ１，Ｃ２またはＣ３，Ｃ４
対応）を同様に３以上の複数組構成とすることが
できるのは明らかである。
入力部４０と、メモリ部５０の各組（以上、いず
れも入力チヤンネルＣ１，Ｃ２またはＣ３，Ｃ４
対応）を同様に３以上の複数組構成とすることが
できるのは明らかである。
これらの複数組のメモリブロツクで高速インタ
リーブ取込み、大容量メモリ取込み、多数個取り
を効率的に行なうために、直並列制御部２０及び
クロツク制御部３０を設けている。
リーブ取込み、大容量メモリ取込み、多数個取り
を効率的に行なうために、直並列制御部２０及び
クロツク制御部３０を設けている。
続いて、各動作モードごとに各部の動作を説明
する。まず、高速インタリーブモードでは、入力
チヤンネルＣ１の試験結果を、２つのメモリブロ
ツク５１，５２を使用して並列的に取込むため
に、インタリーブモード指定信号Ｉをアクテイブ
にすることにより、直並列制御部２０のコントロ
ールゲート（ノアゲート）２１、同（アンドゲー
ト）２２により、各メモリブロツク内のメモリ選
択を独立して行なうメモリ選択器（DEC）４２
−１，４２−２を動作可能とする。一方、試験結
果の入力チヤンネルＣ１は、インタリーブモード
指定信号Ｉによりマルチプレクサ１１−１で選択
されているので、試験結果一時記憶レジスタ１２
−１，１２−２に、インタリーブ形の記憶指令ク
ロツクCK１，CK２でテストサイクル（テストク
ロツク）ごとに記憶され、同様にアドレス入力部
４０のアドレス一時記憶レジスタ４１−１，４１
−２に不良個所のアドレスが記憶される。そし
て、不良データが記憶された場合、クロツク制御
部３０からの書込みクロツク（ストローブ）WC
１，WC２によりナンドゲート１３−１，１３−
２からパルスが発生し、メモリブロツク５１，５
２の該当アドレスに並列的に書込みが行なわれ
る。
する。まず、高速インタリーブモードでは、入力
チヤンネルＣ１の試験結果を、２つのメモリブロ
ツク５１，５２を使用して並列的に取込むため
に、インタリーブモード指定信号Ｉをアクテイブ
にすることにより、直並列制御部２０のコントロ
ールゲート（ノアゲート）２１、同（アンドゲー
ト）２２により、各メモリブロツク内のメモリ選
択を独立して行なうメモリ選択器（DEC）４２
−１，４２−２を動作可能とする。一方、試験結
果の入力チヤンネルＣ１は、インタリーブモード
指定信号Ｉによりマルチプレクサ１１−１で選択
されているので、試験結果一時記憶レジスタ１２
−１，１２−２に、インタリーブ形の記憶指令ク
ロツクCK１，CK２でテストサイクル（テストク
ロツク）ごとに記憶され、同様にアドレス入力部
４０のアドレス一時記憶レジスタ４１−１，４１
−２に不良個所のアドレスが記憶される。そし
て、不良データが記憶された場合、クロツク制御
部３０からの書込みクロツク（ストローブ）WC
１，WC２によりナンドゲート１３−１，１３−
２からパルスが発生し、メモリブロツク５１，５
２の該当アドレスに並列的に書込みが行なわれ
る。
以下、試験結果の入力チヤンネルＣ３，Ｃ４側
も同様に制御され、メモリブロツク５３，５４に
インタリーブ取込みが行なわれる。
も同様に制御され、メモリブロツク５３，５４に
インタリーブ取込みが行なわれる。
次に、大容量メモリ取込みの場合のシリーズモ
ードでは、シリーズモード指定信号Ｓにより、試
験結果の入力チヤンネルＣ１がマルチプレクサ１
１−１，１１−２，１１−３で選択されているの
で、試験結果一時記憶レジスタ１２−１〜１２−
４及びアドレス一時記憶レジスタ４１−１，４１
−２には、クロツク制御部３０からの記憶指令ク
ロツクCK１，CK２が同一タイミングの信号で与
えられ、テストサイクル（テストクロツク）ごと
に同一データが一時記憶される。また、メモリの
書込みクロツク信号WC１，WC２も同様に同一
タイミングで与えられる。このモードの場合、１
つのメモリブロツクの容量よりも大きな大容量メ
モリのテストを行なうために、その分だけ入力ア
ドレス数が有効アドレスとして増加してアドレス
入力部４０に入力されているので、この増加分の
アドレスは、直並列制御部２０のデコーダ２４に
より、このシリーズモード時にのみデコードされ
ることになる。そのデコード信号DC１，DC２，
DC３，DC４により、各メモリブロツクに対応し
たメモリ選択器４２−１，４２−２，４２−３，
４２−４が順次に動作可能な状態に切替えられ、
メモリブロツク５１，５１，５２，５４への書込
みがシリーズに行なわれ、被テストメモリの不良
個所のアドレスと対応して記憶される。
ードでは、シリーズモード指定信号Ｓにより、試
験結果の入力チヤンネルＣ１がマルチプレクサ１
１−１，１１−２，１１−３で選択されているの
で、試験結果一時記憶レジスタ１２−１〜１２−
４及びアドレス一時記憶レジスタ４１−１，４１
−２には、クロツク制御部３０からの記憶指令ク
ロツクCK１，CK２が同一タイミングの信号で与
えられ、テストサイクル（テストクロツク）ごと
に同一データが一時記憶される。また、メモリの
書込みクロツク信号WC１，WC２も同様に同一
タイミングで与えられる。このモードの場合、１
つのメモリブロツクの容量よりも大きな大容量メ
モリのテストを行なうために、その分だけ入力ア
ドレス数が有効アドレスとして増加してアドレス
入力部４０に入力されているので、この増加分の
アドレスは、直並列制御部２０のデコーダ２４に
より、このシリーズモード時にのみデコードされ
ることになる。そのデコード信号DC１，DC２，
DC３，DC４により、各メモリブロツクに対応し
たメモリ選択器４２−１，４２−２，４２−３，
４２−４が順次に動作可能な状態に切替えられ、
メモリブロツク５１，５１，５２，５４への書込
みがシリーズに行なわれ、被テストメモリの不良
個所のアドレスと対応して記憶される。
最後に、メモリブロツクの容量と同等以下のメ
モリ容量のテストの場合に多数個取り行なうパラ
レルモードでは、パラレルモード指定信号Ｐがア
クテイブとなつているので、マルチプレクサ１１
−１，１１−２，１１−３により、試験結果の入
力チヤンネルＣ２，Ｃ３，Ｃ４がメモリブロツク
５２，５３，５４に対して１対１に対応して切替
えられ、一時記憶レジスタ１２−１，１２−２，
１２−３，１２−４及び４１−１，４１−２に
は、クロツク制御部３０から記憶指令クロツク
CK１，CK２が同一タイミングで与えられ、メモ
リ書込みクロツクWC１，WC２も各同一タイミ
ングで与えられる。パラレルモードでは、試験結
果一時記憶レジスタ１２−１，１２−２，１２−
３，１２−４には入力チヤンネルＣ１，Ｃ２，Ｃ
３，Ｃ４の不良データが各記憶されるため、シリ
ーズモードのように必ずしも同一データが記憶さ
れない。また、各メモリブロツク５１，５２，５
３，５４のメモリ選択信号CSは、対応するメモ
リ選択器４２−１，４２−２，４２−３，４２−
４の動作をパラレルモード指定信号Ｐで、すべて
独立に可能とすることにより、各チヤンネルＣ
１，Ｃ２，Ｃ３，Ｃ４の試験結果に応じてメモリ
ブロツク５１〜５４に並列に記憶することができ
る。
モリ容量のテストの場合に多数個取り行なうパラ
レルモードでは、パラレルモード指定信号Ｐがア
クテイブとなつているので、マルチプレクサ１１
−１，１１−２，１１−３により、試験結果の入
力チヤンネルＣ２，Ｃ３，Ｃ４がメモリブロツク
５２，５３，５４に対して１対１に対応して切替
えられ、一時記憶レジスタ１２−１，１２−２，
１２−３，１２−４及び４１−１，４１−２に
は、クロツク制御部３０から記憶指令クロツク
CK１，CK２が同一タイミングで与えられ、メモ
リ書込みクロツクWC１，WC２も各同一タイミ
ングで与えられる。パラレルモードでは、試験結
果一時記憶レジスタ１２−１，１２−２，１２−
３，１２−４には入力チヤンネルＣ１，Ｃ２，Ｃ
３，Ｃ４の不良データが各記憶されるため、シリ
ーズモードのように必ずしも同一データが記憶さ
れない。また、各メモリブロツク５１，５２，５
３，５４のメモリ選択信号CSは、対応するメモ
リ選択器４２−１，４２−２，４２−３，４２−
４の動作をパラレルモード指定信号Ｐで、すべて
独立に可能とすることにより、各チヤンネルＣ
１，Ｃ２，Ｃ３，Ｃ４の試験結果に応じてメモリ
ブロツク５１〜５４に並列に記憶することができ
る。
以上の動作内容を第４図にまとめて示す。すな
わち、仮に各メモリブロツクを1Mbitの容量で構
成し、このメモリブロツクを16面とした場合につ
いて、２ウエイインタリーブモード時には、30ns
の高速動作で８個同時テストが可能であり、テス
ト速度が60nsより低速の被メモリにおいては、パ
ラレルモードで最大16個の多数個同時テストがで
き、またシリーズモードでは、最大16Mbitまで
の大容量メモリまで同一フエイルメモリで可能と
なる。
わち、仮に各メモリブロツクを1Mbitの容量で構
成し、このメモリブロツクを16面とした場合につ
いて、２ウエイインタリーブモード時には、30ns
の高速動作で８個同時テストが可能であり、テス
ト速度が60nsより低速の被メモリにおいては、パ
ラレルモードで最大16個の多数個同時テストがで
き、またシリーズモードでは、最大16Mbitまで
の大容量メモリまで同一フエイルメモリで可能と
なる。
以上、２ウエイインタリーブ方式で説明した
が、４ウエイまたはそれ以上のインタリーブによ
り、同様にして更に高速化と多数個取りができ
る。また、メモリブロツクの容量を2M，4M，…
…と構成できるので、更に大規模・大容量化が可
能である。
が、４ウエイまたはそれ以上のインタリーブによ
り、同様にして更に高速化と多数個取りができ
る。また、メモリブロツクの容量を2M，4M，…
…と構成できるので、更に大規模・大容量化が可
能である。
以上、詳細に説明したように、本発明によれ
ば、一式のフエイルメモリで、高速度メモリや大
容量メモリ、あるいは低速メモリの多数個同時テ
ストを必要に応じて切り分けて使用することがで
きるので、フエイルメモリのように効率的、効果
的な利用が可能となり、メモリ試験の効率向上、
経済化に顕著な効果が得られる。
ば、一式のフエイルメモリで、高速度メモリや大
容量メモリ、あるいは低速メモリの多数個同時テ
ストを必要に応じて切り分けて使用することがで
きるので、フエイルメモリのように効率的、効果
的な利用が可能となり、メモリ試験の効率向上、
経済化に顕著な効果が得られる。
第１図は、フエイルメモリの一般的使用条件を
示す入力構成図、第２図は、本発明に係るフエイ
ルメモリの使用形態の模写的な説明図、第３図
は、本発明に係るフエイルメモリの一実施例の回
路構成図、第４図は、その各取込みモードの比較
の説明図である。 １０…試験結果入力部、１１−１〜１１−３…
マルチプレクサ、１２−１〜１２−４…試験結果
一時記憶レジスタ、１３−１〜１３−４…ナンド
ゲート、２０…直並列制御部、２１，２２，２３
…コントロールゲート、２４…デコーダ、３０…
クロツク制御部、４０…アドレス入力部、４１−
１〜４１−２…アドレス一時記憶レジスタ、４２
−１〜４２−４…メモリ選択器、５０…メモリ
部、５１〜５４…メモリブロツク。
示す入力構成図、第２図は、本発明に係るフエイ
ルメモリの使用形態の模写的な説明図、第３図
は、本発明に係るフエイルメモリの一実施例の回
路構成図、第４図は、その各取込みモードの比較
の説明図である。 １０…試験結果入力部、１１−１〜１１−３…
マルチプレクサ、１２−１〜１２−４…試験結果
一時記憶レジスタ、１３−１〜１３−４…ナンド
ゲート、２０…直並列制御部、２１，２２，２３
…コントロールゲート、２４…デコーダ、３０…
クロツク制御部、４０…アドレス入力部、４１−
１〜４１−２…アドレス一時記憶レジスタ、４２
−１〜４２−４…メモリ選択器、５０…メモリ
部、５１〜５４…メモリブロツク。
Claims (1)
- １ メモリ試験結果の入力チヤンネルと同数のメ
モリブロツクからなるメモリ部と、メモリ試験の
アドレスの一時記憶をし、それを該当するメモリ
ブロツクに与えるとともに、そのアドレスをデコ
ード信号に従つてデコードして上記メモリブロツ
クのメモリ選択をするアドレス入力部と、メモリ
試験結果の入力チヤンネルをモード指定に従つて
選択するとともに、メモリ試験結果の一時記憶を
して該当するメモリブロツクに対する書込みを行
なう試験結果入力部と、モード指定に基づき、上
記アドレス入力部のアドレス信号から上記デコー
ド信号を生成する直並列制御部と、テストクロツ
クおよびモード指定に基づき、インタリーブモー
ド、シリーズモードまたはパラレルモードそれぞ
れについて、上記のメモリ試験のアドレスおよび
メモリ試験結果の一時記憶に所要の記憶指令クロ
ツク、ならびに上記の試験結果の書込みに所要の
書込クロツクを生成するクロツク制御部とを具備
し、高速度のメモリ試験結果はインタリーブモー
ドで上記各メモリブロツクへ並列に書き込み、大
容量・低速のメモリ試験結果はシリーズモードで
上記各メモリブロツクへ直列に書き込み、また多
数個同時のメモリ試験結果はパラレルモードで上
記各メモリブロツクごとに書き込みうるようにし
たフエイルメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065889A JPS60210000A (ja) | 1984-04-04 | 1984-04-04 | フエイルメモリ |
| US06/719,293 US4733392A (en) | 1984-04-04 | 1985-04-03 | Fail memory equipment in memory tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065889A JPS60210000A (ja) | 1984-04-04 | 1984-04-04 | フエイルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60210000A JPS60210000A (ja) | 1985-10-22 |
| JPH0256760B2 true JPH0256760B2 (ja) | 1990-12-03 |
Family
ID=13299983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59065889A Granted JPS60210000A (ja) | 1984-04-04 | 1984-04-04 | フエイルメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4733392A (ja) |
| JP (1) | JPS60210000A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2924905B2 (ja) * | 1988-03-25 | 1999-07-26 | エヌシーアール インターナショナル インコーポレイテッド | フアイル・バツクアツプ・システム |
| CA1286803C (en) * | 1989-02-28 | 1991-07-23 | Benoit Nadeau-Dostie | Serial testing technique for embedded memories |
| US5157664A (en) * | 1989-09-21 | 1992-10-20 | Texas Instruments Incorporated | Tester for semiconductor memory devices |
| JPH04164266A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体集積回路装置の試験装置 |
| US5671235A (en) * | 1995-12-04 | 1997-09-23 | Silicon Graphics, Inc. | Scan chain for shifting the state of a processor into memory at a specified point during system operation for testing purposes |
| US5867505A (en) | 1996-08-07 | 1999-02-02 | Micron Technology, Inc. | Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit |
| JPH10269799A (ja) * | 1997-03-19 | 1998-10-09 | Advantest Corp | 半導体メモリ試験装置 |
| US5805610A (en) * | 1997-04-28 | 1998-09-08 | Credence Systems Corporation | Virtual channel data distribution system for integrated circuit tester |
| US6320803B1 (en) * | 2000-03-23 | 2001-11-20 | Infineon Technologies Ac | Method and apparatus for improving the testing, yield and performance of very large scale integrated circuits |
| KR101199771B1 (ko) * | 2005-12-19 | 2012-11-09 | 삼성전자주식회사 | 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트장치 및 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| DE3482901D1 (de) * | 1983-05-11 | 1990-09-13 | Hitachi Ltd | Pruefgeraet fuer redundanzspeicher. |
-
1984
- 1984-04-04 JP JP59065889A patent/JPS60210000A/ja active Granted
-
1985
- 1985-04-03 US US06/719,293 patent/US4733392A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60210000A (ja) | 1985-10-22 |
| US4733392A (en) | 1988-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |