JPS59221896A - メモリ試験結果記憶装置 - Google Patents
メモリ試験結果記憶装置Info
- Publication number
- JPS59221896A JPS59221896A JP58093918A JP9391883A JPS59221896A JP S59221896 A JPS59221896 A JP S59221896A JP 58093918 A JP58093918 A JP 58093918A JP 9391883 A JP9391883 A JP 9391883A JP S59221896 A JPS59221896 A JP S59221896A
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- JP
- Japan
- Prior art keywords
- memory
- test
- speed
- memories
- test result
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリ試験装置において、多数個の試験結果
を同時に記憶しておき、その試験結果を読み出すことが
できるようにしたメモリ試験結果記憶装置に関するもの
である。
を同時に記憶しておき、その試験結果を読み出すことが
できるようにしたメモリ試験結果記憶装置に関するもの
である。
Ｃ発明の背景〕
第１図は、従来のメモリ試験結果記憶装置の一例のブロ
ック図である。
ック図である。
この従来装置は従来から行なわれているインクリーブ取
込み方式のもので、第１図に示すように、まずパターン
発生器１から入力したクロノクツＺルスをカウンタ２で
計数してアドレスを発生させる。
込み方式のもので、第１図に示すように、まずパターン
発生器１から入力したクロノクツＺルスをカウンタ２で
計数してアドレスを発生させる。
次に、アドレスの下位ビットにより、デコーダ３でｎ組
のメモリブロックＭＢ（０１〜≠１１）を選択し、その
選択信号と・ζターン発生器１からのクロックとのアン
ドがアンドゲート４（≠１〜＋。
のメモリブロックＭＢ（０１〜≠１１）を選択し、その
選択信号と・ζターン発生器１からのクロックとのアン
ドがアンドゲート４（≠１〜＋。
ｎ）で取られたメモリブロックＭＢ（≠１〜≠Ｉｔ ）
にクロックが写えられる。
にクロックが写えられる。
り「ｊツクが与えられたものでは、該当の試験結果の１
収工ΔみがＩＩＮ次に行なわれるものである。
収工ΔみがＩＩＮ次に行なわれるものである。
実１″宗に行われるメモリ５への記憶は、不良位置アド
レスの取込みレジスタ６および試験結果Ｃ１の取込みレ
ジスタ７により、タイミング用のクロックに従って行わ
れる。すなわち、メモリ５のアドレス入力Ａ、テータへ
力１）に上記アドレス、試験結果Ｃ１のテークが力えら
れ、上記クロックに基ついてタイミングパルス発生器８
からのメモリライト信号によって書込みが行なわれる。
レスの取込みレジスタ６および試験結果Ｃ１の取込みレ
ジスタ７により、タイミング用のクロックに従って行わ
れる。すなわち、メモリ５のアドレス入力Ａ、テータへ
力１）に上記アドレス、試験結果Ｃ１のテークが力えら
れ、上記クロックに基ついてタイミングパルス発生器８
からのメモリライト信号によって書込みが行なわれる。
この従来例は、テスｉ・結果を高速でインタＩＪ −ブ
しながら取込む方式であるので、記憶に使用されるアド
レスがｎブロックの総アドレス内の１／ｎしか使用され
ない。したがって、被試１瑛のデバイスの容量の増大化
と多チャンイ・ル化とが該むにつれ、無駄が多くなると
いう欠点を有している。
しながら取込む方式であるので、記憶に使用されるアド
レスがｎブロックの総アドレス内の１／ｎしか使用され
ない。したがって、被試１瑛のデバイスの容量の増大化
と多チャンイ・ル化とが該むにつれ、無駄が多くなると
いう欠点を有している。
−、）ｊ、メモリ試験装置そのものの持っている性能の
限界外での高速テストを必要としないよりな１氏車劾作
の破滅１倹テバイスにおいては、むしろ多数個の同時試
験の結果の記憶ができるような大容量メモリが必要であ
った。
限界外での高速テストを必要としないよりな１氏車劾作
の破滅１倹テバイスにおいては、むしろ多数個の同時試
験の結果の記憶ができるような大容量メモリが必要であ
った。
上記のインクリーブ取込み方式で多数１面の試験結果の
同時記憶を行う問合、ｎ個のメモリフロックＭＢが各Ｎ
チャンネル分必要なものとすれば、メモリ総容量が［ｎ
Ｘ Ｎ ％ （グロックメモリ容量）］と膨大なもの
となシ、ｉ’１ｌｌｉ洛もメモリ試験装置全体に占める
割合が高くなる。
同時記憶を行う問合、ｎ個のメモリフロックＭＢが各Ｎ
チャンネル分必要なものとすれば、メモリ総容量が［ｎ
Ｘ Ｎ ％ （グロックメモリ容量）］と膨大なもの
となシ、ｉ’１ｌｌｉ洛もメモリ試験装置全体に占める
割合が高くなる。
さらに、メモリ試験結果記憶装置にメモリ試験装置側か
ら任意のテークを直接に−書き込むことができないので
、メモリ試験結果記憶装置そのものの診断ができないと
いう欠点もあった。
ら任意のテークを直接に−書き込むことができないので
、メモリ試験結果記憶装置そのものの診断ができないと
いう欠点もあった。
本発明の目的は、上記し５た従来技術の欠点をなりシ、
高速度試ｊ、倹結果の記１意が可能であるとともに、低
速度試験結果については多数個の試験、結果の並列同時
記憶ができ、寸／こ自己診断が可能なメモリ試１験結果
記憶装置６゛を提供することにある。
高速度試ｊ、倹結果の記１意が可能であるとともに、低
速度試験結果については多数個の試験、結果の並列同時
記憶ができ、寸／こ自己診断が可能なメモリ試１験結果
記憶装置６゛を提供することにある。
本発明に係るメモリ試験結果記憶装置の構成は、高速度
のメモリ試議結果は、インタリープ方式で複数のメモリ
へ並列に記憶するとともに、低速度のノモリ試雇結果は
、上記の複数の各メモリに対して、それと同数の各別の
メモリ試験結果の並列同時記憶を１斤いつるようにした
メモリブロック１′ｌｌＬ￥１′！１′たは復敢個と、
高速度試験・低速度試験時の指定をするコントロール信
号に基づき、」二層各メモリブロックに対して高速度用
捷たは低速度用のクロック１共給および アドレス指定
を行うようにしたアドレス制御部とを具備するようにし
たものである。
のメモリ試議結果は、インタリープ方式で複数のメモリ
へ並列に記憶するとともに、低速度のノモリ試雇結果は
、上記の複数の各メモリに対して、それと同数の各別の
メモリ試験結果の並列同時記憶を１斤いつるようにした
メモリブロック１′ｌｌＬ￥１′！１′たは復敢個と、
高速度試験・低速度試験時の指定をするコントロール信
号に基づき、」二層各メモリブロックに対して高速度用
捷たは低速度用のクロック１共給および アドレス指定
を行うようにしたアドレス制御部とを具備するようにし
たものである。
ま／ζ、」二へ己メモリフ゛ロックは、インクリーフ゛
取込み方式で記憶１〜だ高速度のメモリ試、験結果を複
数のメモリについての論理和で出力するようにし、１／
こ、並列同時書込みで記憶した低速度のメモリ試験結果
を各メモリごとに）臓次に切替えて出力するようにしだ
ものである。
取込み方式で記憶１〜だ高速度のメモリ試、験結果を複
数のメモリについての論理和で出力するようにし、１／
こ、並列同時書込みで記憶した低速度のメモリ試験結果
を各メモリごとに）臓次に切替えて出力するようにしだ
ものである。
さらに、各メモリブロックは、そのメモリに対してバッ
ファを通して直接にデータ書込みを行いつるようにした
ものである。
ファを通して直接にデータ書込みを行いつるようにした
ものである。
なお、以上を補足して次に説明する。
インタリーブ取込み方式で試験結果を記憶し７ている１
１個のメモリで、記憶に使用されないメモリアドレス領
域（１−１／Ｉ〕）／チャンネルも使用でさるように、
試験結果の入力チャ／ネルおよびクロック信号を切替え
て、メモリごとに独立して使用することにより、メモリ
素子の一ゲイクルタイムの規格値より低速度のテスト時
には高速度試験時の０倍の高スルーグツト（並列同時外
込み）化を図る。
１個のメモリで、記憶に使用されないメモリアドレス領
域（１−１／Ｉ〕）／チャンネルも使用でさるように、
試験結果の入力チャ／ネルおよびクロック信号を切替え
て、メモリごとに独立して使用することにより、メモリ
素子の一ゲイクルタイムの規格値より低速度のテスト時
には高速度試験時の０倍の高スルーグツト（並列同時外
込み）化を図る。
一方、高速度試験時に・インタＩＪ−’−ブして取込ん
だ１１個の各メモリの出力を論理和し７て出力できろよ
うにし、また低速度試験時の読出しは、／土すブロック
ごとに切り分けて読み出し、うるようにするとともに、
各メモリブロックのメモリに対し、てダイレクトにデー
タを書き込みつるようにすることにより、本装置そのも
のの自己＠ １ｍをも行なうことが可能となるようにし
だものである。
だ１１個の各メモリの出力を論理和し７て出力できろよ
うにし、また低速度試験時の読出しは、／土すブロック
ごとに切り分けて読み出し、うるようにするとともに、
各メモリブロックのメモリに対し、てダイレクトにデー
タを書き込みつるようにすることにより、本装置そのも
のの自己＠ １ｍをも行なうことが可能となるようにし
だものである。
以下、本発明の実施例を図に基ついて説明する。
第２図は、本発明に係るメモリ試験、１吉果記憶装置の
一実施例のブロック図、第３図は、その動作タイムチャ
ートである。
一実施例のブロック図、第３図は、その動作タイムチャ
ートである。
１０．１．１はアドレス制呻部に係るレジスタ、１２．
１．３は同デコーダ、１４〜１９は同マルチプレクー＋
）、２ＣＪｌ−Ｊ：メモリブロックＭＢに係るマルチプ
レクサ、２１．．２２６″ｉ同レンスタ、２３．２４は
同ゲート、２５．２６は同メモリ、２７は同データをセ
レクタ、２８は同バッファである。
１．３は同デコーダ、１４〜１９は同マルチプレクー＋
）、２ＣＪｌ−Ｊ：メモリブロックＭＢに係るマルチプ
レクサ、２１．．２２６″ｉ同レンスタ、２３．２４は
同ゲート、２５．２６は同メモリ、２７は同データをセ
レクタ、２８は同バッファである。
この実施例は、インタリーブ取込みのメモリ数ｎ−２′
とした場合であり、試験結果の入力チャ／ネル数が２チ
ヤンネルのものである。
とした場合であり、試験結果の入力チャ／ネル数が２チ
ヤンネルのものである。
第２図において、コントロール（ｉＨ８／ＬＳは、試験
結果の入力前にデバイス（メモリ）の試験仕様により、
高速度試・験、低速度試！検のいずれかに応じて試験結
果ＣＩ、Ｃ２の切替えおよびレジスタの取込みクロック
の切替えを指定する。
結果の入力前にデバイス（メモリ）の試験仕様により、
高速度試・験、低速度試！検のいずれかに応じて試験結
果ＣＩ、Ｃ２の切替えおよびレジスタの取込みクロック
の切替えを指定する。
−まず、高速試験の場合には、インタリーブ取込みを行
うので、マルチプレクサ２０は試験結果Ｃ１側に切替え
られて、シ／ジスタ２１，２２には、試験結果ＣＩのデ
ータのみが与えられる。
うので、マルチプレクサ２０は試験結果Ｃ１側に切替え
られて、シ／ジスタ２１，２２には、試験結果ＣＩのデ
ータのみが与えられる。
この場合、レジスタ２］、、２２に取込み指令を与える
クロックＨＣＫＩ、ＨＣＫ２ （ｌＩＪにマルチプレク
サ１６．１７が切替えられるので、第３図（ａ）のＡ。
クロックＨＣＫＩ、ＨＣＫ２ （ｌＩＪにマルチプレク
サ１６．１７が切替えられるので、第３図（ａ）のＡ。
Ｂのようなタイミングで、試験結果Ｃ１の各テークＤＴ
Ｏ，ＤＴＩがインタリーブされてレジスタ２］、、２２
に一時取込みされる。
Ｏ，ＤＴＩがインタリーブされてレジスタ２］、、２２
に一時取込みされる。
さらに、この試験結果の取込みテーク″１″′。
ｕＯ″に応じ、マルチプレクサ１８．１９により、高速
度試験のＩ場合、第３図（ａ）に示すような書込み信号
ｆ（ＷＥ １ 、 Ｉ（ＷＥ ２がゲート２３．２４に
４ｔられ、この信号と試験結果の値とのアンドがとられ
る。例えば、不良の場合のデータを１″′とすると、こ
れがメモリ２５．２６への書込み信号として与えられる
。なお、正常の場合は、この書込み信号が発生せず、書
込み動作は行なわれない。
度試験のＩ場合、第３図（ａ）に示すような書込み信号
ｆ（ＷＥ １ 、 Ｉ（ＷＥ ２がゲート２３．２４に
４ｔられ、この信号と試験結果の値とのアンドがとられ
る。例えば、不良の場合のデータを１″′とすると、こ
れがメモリ２５．２６への書込み信号として与えられる
。なお、正常の場合は、この書込み信号が発生せず、書
込み動作は行なわれない。
一方、不良データに対応するアドレス信号ＡＩ）Ｄは、
マルチプレクサ１４．１５で試験結果の淑込み指令クロ
ックと同一のクロックＨＣＪ（１、ｆ−ＩＣＫ２でレジ
スタ１０９，１１に一時取込みが行なわれる。
マルチプレクサ１４．１５で試験結果の淑込み指令クロ
ックと同一のクロックＨＣＪ（１、ｆ−ＩＣＫ２でレジ
スタ１０９，１１に一時取込みが行なわれる。
このアドレスＡ Ｄ Ｄの下位ビットがデコーダ１２゜
１３でテコードされた信号Ｃ８と残りのアドレス信号と
が、各メモ＋）２５．２６に与えられる。しノζがって
、見かけ上、メモリ素子の最高動作速度の２倍の高速度
試験結果の記憶ができる。乙の場合、メモリ２５側では
偶数アドレスのみが朗用され、奇数のアドレスは１吏用
されない。メモリ２６（ｄｌ この逆となり、メモリ全
体の半分のメモリエリアは未使用となる。
１３でテコードされた信号Ｃ８と残りのアドレス信号と
が、各メモ＋）２５．２６に与えられる。しノζがって
、見かけ上、メモリ素子の最高動作速度の２倍の高速度
試験結果の記憶ができる。乙の場合、メモリ２５側では
偶数アドレスのみが朗用され、奇数のアドレスは１吏用
されない。メモリ２６（ｄｌ この逆となり、メモリ全
体の半分のメモリエリアは未使用となる。
次に、このメモリ素子のサイクルタイムよりも遅い（例
えば、サイクルタイム５０１１ＳＣ以上の）テストの場
合には、前述したコントロール信号１（Ｓ ／ Ｌ Ｓ
を低速度側に指定することにより、マルチプレクサ２０
を試１験結果Ｃ２の入力側に切り替えて、試；険結果Ｃ
１，Ｃ２の両データをレジスタ２１．２２に各別に入力
し、第３図（ｂ）のタイミングのように、２個の並列同
時記憶を行なわせることができる。すなわち、試験結果
ＣＩ、Ｃ２は、マルチプレクサ１６，１７の切替えによ
り、クロノ’：’ＬＣＫ、１に従って試験結果Ｃ１，Ｃ
２のデータＤＴＯがレジスタ２１．２２に一時記憶され
、アドレスＡＤＤも同様にクロックＬ ＣＫ ｉによっ
て各回−のものが同図Ｃ，Ｄのように出力され、メモリ
２５．２６に対して、アドレス信号Ａ Ｄとチップセレ
クト信号Ｃ８とが与えられる。したがって、２チヤンネ
ルの並列同時取込みが行なわれる。
えば、サイクルタイム５０１１ＳＣ以上の）テストの場
合には、前述したコントロール信号１（Ｓ ／ Ｌ Ｓ
を低速度側に指定することにより、マルチプレクサ２０
を試１験結果Ｃ２の入力側に切り替えて、試；険結果Ｃ
１，Ｃ２の両データをレジスタ２１．２２に各別に入力
し、第３図（ｂ）のタイミングのように、２個の並列同
時記憶を行なわせることができる。すなわち、試験結果
ＣＩ、Ｃ２は、マルチプレクサ１６，１７の切替えによ
り、クロノ’：’ＬＣＫ、１に従って試験結果Ｃ１，Ｃ
２のデータＤＴＯがレジスタ２１．２２に一時記憶され
、アドレスＡＤＤも同様にクロックＬ ＣＫ ｉによっ
て各回−のものが同図Ｃ，Ｄのように出力され、メモリ
２５．２６に対して、アドレス信号Ａ Ｄとチップセレ
クト信号Ｃ８とが与えられる。したがって、２チヤンネ
ルの並列同時取込みが行なわれる。
メモリ２５．２６内のデータにはテスタバスＢＵＳ側か
ら直接にアクセスができるようにするため、メモ１Ｊ２
５，２６のデータ人力Ｄ＋には、試験結果ＣＩ、Ｃ２の
場合と同様に、所望のデータ（” １ ”まだは０″′
）をセットすることができる。寸だ、メモ、す２５，２
６のデータ出力り。
ら直接にアクセスができるようにするため、メモ１Ｊ２
５，２６のデータ人力Ｄ＋には、試験結果ＣＩ、Ｃ２の
場合と同様に、所望のデータ（” １ ”まだは０″′
）をセットすることができる。寸だ、メモ、す２５，２
６のデータ出力り。
は、メモリセレクト信号５ＥＬＤ、５ＥＬＥに応じたデ
ータセレクタ２７全通し、高速度取込みのデータ出力時
には上記の両セレクト信号による論理和をとってテスタ
バスＢＵＳへ出力され、址だ低速度取込み時には、セレ
クト信号５ＥＬＯ，５ＥＬＥを交互に切替えてテスタバ
スＩ３ Ｕ Ｓに出力されるようにしている。
ータセレクタ２７全通し、高速度取込みのデータ出力時
には上記の両セレクト信号による論理和をとってテスタ
バスＢＵＳへ出力され、址だ低速度取込み時には、セレ
クト信号５ＥＬＯ，５ＥＬＥを交互に切替えてテスタバ
スＩ３ Ｕ Ｓに出力されるようにしている。
なお、上記各マルチプレクザ、テータセレクタｕ、ｉｉ
ｎ常のロジックを１吏用して容易に゛構成することがで
きる。
ｎ常のロジックを１吏用して容易に゛構成することがで
きる。
寸だ、さらに多数個敗りの必要な場合は、第２図の破線
内のメモリブロックＭＢを必要チャンネルだけ並列に増
設することによって実現可能となる。
内のメモリブロックＭＢを必要チャンネルだけ並列に増
設することによって実現可能となる。
この場合、低速度取込み時には、Ｎチャンネルのメモリ
ブロック数が２個となれば、２Ｎチャンネル分の多数個
取りが可能となる。
ブロック数が２個となれば、２Ｎチャンネル分の多数個
取りが可能となる。
以−ヒ、メモリブロック内のメモリが２個で、入力チャ
ンネル数が２チヤンネルの場合について説明しだが、同
一メモリブロック内でｎ個のメモリを使用し、メモリ素
子のサイクルタイムよりも低速ＩＪ（のテバイスの試験
結果についてメモリの増設をすることなく、高速度動作
のｎ倍の多数個取シが可能となる。逆に、メモリ素子と
して低速度動作のものを１更用しても、メモリ素子の動
作速度の１１倍の高姥度試験ができ、メモリ試験結果記
憶装置１り全体として安価なものを構成しうる。
ンネル数が２チヤンネルの場合について説明しだが、同
一メモリブロック内でｎ個のメモリを使用し、メモリ素
子のサイクルタイムよりも低速ＩＪ（のテバイスの試験
結果についてメモリの増設をすることなく、高速度動作
のｎ倍の多数個取シが可能となる。逆に、メモリ素子と
して低速度動作のものを１更用しても、メモリ素子の動
作速度の１１倍の高姥度試験ができ、メモリ試験結果記
憶装置１り全体として安価なものを構成しうる。
以上、詳訓に説明したように、本−発明によれば、高速
度試験結果のインクリーブ記憶が可能であるとともに、
低速度試験結果については多数個の試験結果の並列同時
記憶がてき、また自己診断も可能なメモリ試験結果記憶
装置を実現することかできるので、メモリ試験の経済化
、効率化、高信頼性化に顕著な効果が得られる。
度試験結果のインクリーブ記憶が可能であるとともに、
低速度試験結果については多数個の試験結果の並列同時
記憶がてき、また自己診断も可能なメモリ試験結果記憶
装置を実現することかできるので、メモリ試験の経済化
、効率化、高信頼性化に顕著な効果が得られる。
第１図（ｄ、従来のメモリ試験結果記憶装置の一例のブ
ロック図、第２図は、本゛発明に係るメモリ試験結果記
憶装置の一実施例のブロック図、第３図は、その動作タ
イムチャートである。 １０．１１・・・レジスタ、１２．１３・・・デコーダ
、１４〜２０・・・マルチプレクサ、２１，２２・・・
レジスタ、２３．２４・・・ゲート、２５．２６・・・
メモリ、２７・・・データセレクタ、２８・・・バッフ
ァ。 代理人 弁理士 福田幸作 （ほか１名） ：
ロック図、第２図は、本゛発明に係るメモリ試験結果記
憶装置の一実施例のブロック図、第３図は、その動作タ
イムチャートである。 １０．１１・・・レジスタ、１２．１３・・・デコーダ
、１４〜２０・・・マルチプレクサ、２１，２２・・・
レジスタ、２３．２４・・・ゲート、２５．２６・・・
メモリ、２７・・・データセレクタ、２８・・・バッフ
ァ。 代理人 弁理士 福田幸作 （ほか１名） ：
Claims (1)
- 【特許請求の範囲】 １、高速度のメモリ試、験結果ｕ］、インタリーブ方式
で准数のメモリへ並列に記憶するとともに、低速度のメ
モリ試験結果は、上記の複数の各メモリに対して、それ
と同数の各別のメモリ試験、、結果の並列同時記憶を行
いつるようにしたメモリブロック１個または複数個と、
高速度試験・低速度試ｊ倹の指定をするコントロール信
号に基つき、上記各メモリブロックに対して高速度用捷
たは低速度用のクロック供給およびアドレス指定を行う
ようにしたアドレス制ｊｔ１１部とを具備して構成した
メモリ試験結果記憶装置。 ２ 牛ｊ訂請求の範１７１１′Ｉ第１項記載のものにお
いて、各メモリブロックは、高速度のメモ１ノ試験結朶
の記１．はデータを複数のメモ）ノについて論理和で出
力するようにし、また低速度のメモリ試、狭結果の記憶
チー タを各メモリごとに順次に切シ替えて出力するよ
′）にするとともに、その各メモリに対してバッファを
通して直接にデータ書込みを行いうるよりにしたもので
あるメモリ試験結果記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093918A JPS59221896A (ja) | 1983-05-30 | 1983-05-30 | メモリ試験結果記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093918A JPS59221896A (ja) | 1983-05-30 | 1983-05-30 | メモリ試験結果記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221896A true JPS59221896A (ja) | 1984-12-13 |
Family
ID=14095841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093918A Pending JPS59221896A (ja) | 1983-05-30 | 1983-05-30 | メモリ試験結果記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221896A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280100A (ja) * | 1985-06-05 | 1986-12-10 | Advantest Corp | メモリ試験装置 |
| JPH0536700U (ja) * | 1991-10-18 | 1993-05-18 | 横河・ヒユーレツト・パツカード株式会社 | データ記憶装置 |
| KR100292897B1 (ko) * | 1997-04-01 | 2001-06-15 | 가네꼬 히사시 | 반도체메모리의테스트방법및테스트회로 |
| WO2005088645A1 (ja) * | 2004-03-16 | 2005-09-22 | Advantest Corporation | 試験装置及び試験方法 |
-
1983
- 1983-05-30 JP JP58093918A patent/JPS59221896A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280100A (ja) * | 1985-06-05 | 1986-12-10 | Advantest Corp | メモリ試験装置 |
| JPH0536700U (ja) * | 1991-10-18 | 1993-05-18 | 横河・ヒユーレツト・パツカード株式会社 | データ記憶装置 |
| KR100292897B1 (ko) * | 1997-04-01 | 2001-06-15 | 가네꼬 히사시 | 반도체메모리의테스트방법및테스트회로 |
| WO2005088645A1 (ja) * | 2004-03-16 | 2005-09-22 | Advantest Corporation | 試験装置及び試験方法 |
| KR100838863B1 (ko) | 2004-03-16 | 2008-06-16 | 주식회사 아도반테스토 | 시험 장치 및 시험 방법 |
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