JPH0536700U - データ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】対応スティミュラスの発生アドレス、有効デー
タが書き込まれるバンク等の情報を用いることなく、各
アドレスに対する有効データをメモリの出力段側で抽出
する。 【構成】 本考案では、複数のバンクから構成されるメ
モリの出力段に論理回路を設け、全バンクの初期値を統
一することにより、該論理回路の出力は各アドレスに対
してバンクに書き込まれるデータの変化（有効データの
変化）を表す。本考案のー実施例では、メモリの出力段
にＯＲ回路を設け、全バンクの初期値を０と設定する。
有効データ以外のデータは変化するとはないので、各ア
ドレスに対して全バンクの出力データの論理和を求める
ことにより、有効データを抽出することができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、データ記憶装置に関し、特に高速にデータの書き込み及び読出を可 能とするデータ記憶装置に関するものである。

【０００２】

【従来の技術】

従来より、ＩＣ（集積回路）や論理回路等のテスト・システムにおいて、被測 定素子（ＤＵＴ）の出力データをメモリ等の記憶装置に一旦書込み、演算処理を 測定終了後または他のテストの実行中に該出力データを記憶装置から読み出して おこなっていた。このような書込み方法は、一般にデータ・キャプチャ（ｄａｔ ａ ｃａｐｔｕｒｅ）と呼ばれ、周知の技術である。具体的には、例えば、基準 となるＤＵＴのテスト結果（即ち、ある入力に対するＤＵＴの出力データ）をま ずデータ・キャプチャし、このデータを期待値として用い、他のＤＵＴの測定結 果と比較してＩＣ評価をおこなうものがある。ＤＵＴへ与える入力はここではス ティミュラス（ｓｔｉｍｕｌｕｓ）と呼ばれている。これは、ＤＵＴの出力デー タを格納するものと同様な構成でも異なる構成でもよい。

【０００３】 従来では、このような高速のデータ・キャプチャを実現させるため、高速動作 が可能なメモリの使用が必要とされていた。しかし、このようなメモリは高価で 、さらに容量が小さいことから複数個のメモリを用いなければならなかった。そ こで、従来から廉価で入手し易い低速動作のメモリで実現できるインターリービ ング（ｉｎｔｅｒ−ｌｅａｖｉｎｇ）方法が用いられている。以下にインターリ ービング方法のー例を、４バンクから構成されるメモリを用いた場合について説 明する。論理ＩＣ等のＤＵＴの出力データは対応するスティミュラスのアドレス 番地と同一またはある関係を有するアドレス番地によって指定されるメモリに書 き込まれる。

【表１】 表１に示すように、スティミュラスはアドレス０のバンク０、アドレス１のバン ク１、アドレス２のバンク２、アドレス３のバンク３、アドレス４のバンク０の 順に発生され、順次ＤＵＴに与えられたものである。ここでは、有効なデータが 書き込まれるメモリ（バンク及びアドレス番地によって確定される）に丸印をつ けている。なお、時系列にデータ・キャプチャする場合は各メモリ・バンクに無 効データが有効データの間に入り込むことはないのは明らかである。 インターリービング方法では、データ・キャプチャされたデータの中から有効 データを得るために、正しいバンクのデータを読み出さなければならず、対応す るスティミュラスがどのバンクから発生されたかという情報が必要である。すな わち、スティミュラス発生時の情報も記憶させる別の装置を設けなければならな い。 また、データ・キャプチャとスティミュラスの発生装置は同一のＰＣボード上 とは限らないため、場合によってはそれらの間に通信線を付加的に設けなければ ならないこともある。

【０００４】

【考案の目的】

本考案の目的は、スティミュラスの発生アドレス、バンクの情報を用いること なく、従来のインターリービング方法に基づいてデータの書き込み及び読出を可 能とするデータ記憶装置を提供することにある。

【０００５】

【考案の概要】

本考案では、複数のバンクから構成されるメモリの出力段に論理回路を設け、 全バンクの初期値を統一することにより、該論理回路の出力は各アドレスに対し てバンクに書き込まれるデータの変化（有効データの変化）を表す。本考案のー 実施例では、メモリの出力段にＯＲ回路を設け、全バンクの初期値を０と設定す る。有効データ以外のデータは変化することはないので、各アドレスに対して全 バンクの出力データの論理和を求めることにより、有効データを抽出することが できる。 従って、本考案により、対応スティミュラスの発生アドレス、有効データが書 き込まれるバンク等の情報を用いることなく、各アドレスに対する有効データを メモリの出力段側で得ることができる。

【０００６】

【考案の実施例】

図１に本考案のー実施例を示す。ここでは、４個のバンク構成１０、１１、１ ２、１３から成るメモリを含むデータ記憶装置を示す。本実施例では、ＯＲ回路 １５をメモリの出力段に設け、全てのバンクのデータをＯＲ回路１５に供給させ る。ここでは、全メモリの初期値を０と設定し、前述したインターリービング方 法でデータ・キャプチャをおこなう。スティミュラスは表１と同じアドレス、バ ンクで発生させる。

【表２】 本実施例により、バンクに書き込まれたデータのー例を表２に示す。このよう にメモリの出力段に設けられたＯＲ回路１５から各アドレスに対する全バンク１ ０、１１、１２、１３の出力データの論理和を得る。表２にはメモリに書き込ま れる各アドレスの有効データには星印を付している。表からもわかるように、有 効データ以外のデータは変化することはない。よって、ＯＲ回路１５の出力１、 ０、１、１、０は星印の付した有効データと等しい。本実施例では、有効データ をメモリの出力段側で抽出することができ、対応スティミュラスがどのバンクか ら発生したかを知る必要はない。

【０００７】 他の実施例では、ＯＲ回路１５の代わりにＡＮＤ回路を用いることもできる。 ここでは全バンクの初期値を１と設定する。その出力結果を以下の表に示す。

【表３】 このように論理積からも有効データを抽出することができる。すなわち、各ア ドレスに対する全バンクの出力データから得た論理積もまた有効データの変化に 依存する。

【０００８】 ここでは説明を簡単にするため、１ビットのメモリ・バンクについて述べたが 、実施例に示すメモリの構成に制限されるものではない。すなわち、ｎビットの バンク構成を用いることができ、２ⁿ 状態のー状態またはｍ個を初期状態と決め 、バンクの各ビットに対して上述の論理回路を設けることにより最大２ⁿ −１ま たは２ⁿ −ｍの状態の有効データを抽出することができる。 なお、このような論理和及び論理積を求めることはソフトウエアによっても実 現可能であることは明らかである。

【０００９】

【考案の効果】

以上説明したように、本考案ではスティミュラスの発生アドレス及びバンク 構成のメモリに書き込まれる情報を用いることなく、インターリービング方法で 読み出したバンクから正確に有効データのみを抽出することができる。

【図面の簡単な説明】

【図１】本考案のー実施例であるデータ記憶装置の回路
図。

【符号の説明】

１０、１１、１２、１３：バンク １５：ＯＲ回路

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】複数のメモリから成るデータ記憶装置にお
   いて、前記メモリの出力段に論理回路を設け、前記メモ
   リの初期値を統一することにより、前記メモリに書き込
   まれたデータの変化によって前記論理回路の出力が変化
   することを特徴とするデータ記憶装置。
2. 【請求項２】請求項第１項記載のデータ記憶装置におい
   て、前記論理回路は単ーまたは複数のＯＲ回路から成る
   ことを特徴とするデータ記憶装置。
3. 【請求項３】請求項第１項記載のデータ記憶装置におい
   て、前記論理回路は単一または複数のＡＮＤ回路から成
   ることを特徴とするデータ記憶装置。