JP2943521B2 - テストベクトル生成方法およびテストベクトル生成装置 - Google Patents
テストベクトル生成方法およびテストベクトル生成装置Info
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- JP2943521B2 JP2943521B2 JP4225594A JP22559492A JP2943521B2 JP 2943521 B2 JP2943521 B2 JP 2943521B2 JP 4225594 A JP4225594 A JP 4225594A JP 22559492 A JP22559492 A JP 22559492A JP 2943521 B2 JP2943521 B2 JP 2943521B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の評価技
術に関し、特に半導体集積回路中に形成されたメモリの
アドレスまたはデータビット並びが物理配置と論理配置
で異なる配置をとるメモリについてのテストベクトル生
成方法およびテストベクトル生成装置に関する。
術に関し、特に半導体集積回路中に形成されたメモリの
アドレスまたはデータビット並びが物理配置と論理配置
で異なる配置をとるメモリについてのテストベクトル生
成方法およびテストベクトル生成装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化、大容
量化に伴い集積回路評価のためのテストベクトルの作成
はますます重要視されてきている。従来の半導体集積回
路のテストベクトルの作成は集積回路上に作成されたト
ランジスタのＯＮ、ＯＦＦをどれだけ多くのトランジス
タについて検査できるのか、またどれだけ速く検査でき
るかに重点がおかれていた。そのため回路シミュレーシ
ョンにより内部回路トランジスタの動作率のチェック等
を行いトランジスタの動作数を多くするようなテストベ
クトルの作成を行っていた。
量化に伴い集積回路評価のためのテストベクトルの作成
はますます重要視されてきている。従来の半導体集積回
路のテストベクトルの作成は集積回路上に作成されたト
ランジスタのＯＮ、ＯＦＦをどれだけ多くのトランジス
タについて検査できるのか、またどれだけ速く検査でき
るかに重点がおかれていた。そのため回路シミュレーシ
ョンにより内部回路トランジスタの動作率のチェック等
を行いトランジスタの動作数を多くするようなテストベ
クトルの作成を行っていた。
【０００３】また従来のＬＳＩメモリのテストにおいて
はレイアウトの作成者よりメモリのアドレス並びや、ビ
ット並び、その他電源（ＶＤＤ）の配線、グランド（Ｖ
ＳＳ）の配線情報を直接なり書類なりの手段で情報を得
てから物理配置を理解し、それからその物理配置に対応
したテストパターンを作成して、その後前記テストパタ
ーンを論理アドレスの並びと対比させて論理アドレスの
データへと変換してテストベクトルを作成していた。
はレイアウトの作成者よりメモリのアドレス並びや、ビ
ット並び、その他電源（ＶＤＤ）の配線、グランド（Ｖ
ＳＳ）の配線情報を直接なり書類なりの手段で情報を得
てから物理配置を理解し、それからその物理配置に対応
したテストパターンを作成して、その後前記テストパタ
ーンを論理アドレスの並びと対比させて論理アドレスの
データへと変換してテストベクトルを作成していた。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、半導体集積回路上に形成されたメモリの
テストにおいては、トランジスタのＯＮ、ＯＦＦのみの
テストしかできずメモリセルの周辺に配置された複数の
メモリセルの状態（ハイまたはロウ状態）によるメモリ
セルの動作チェックを行うことができなかった。また、
ＬＳＩメモリと同様に半導体集積回路上に形成されたメ
モリのテストを行なおうとすると、テストベクトルの作
成は物理レイアウト上におけるメモリセルの並びである
物理配置について着目してテストパターンを作成しなく
てはならない。前記のテストパターンについてレイアウ
ト上でのメモリセル並びに対応した物理アドレスとメモ
リ入出力データバスのビット並びに対応した論理アドレ
スとが同じ配置の場合はそのまま対応付ければテストベ
クトルを作成することができるが、物理アドレスと論理
アドレスとが異なる場合にはテストベクトルを作成する
のに、お互いのアドレスの対応関係を考慮して、テスト
パターンデータを物理配置から論理配置へ変換しなけれ
ばならず、この作業に多くの労力を必要とするという問
題点を有していた。
うな構成では、半導体集積回路上に形成されたメモリの
テストにおいては、トランジスタのＯＮ、ＯＦＦのみの
テストしかできずメモリセルの周辺に配置された複数の
メモリセルの状態（ハイまたはロウ状態）によるメモリ
セルの動作チェックを行うことができなかった。また、
ＬＳＩメモリと同様に半導体集積回路上に形成されたメ
モリのテストを行なおうとすると、テストベクトルの作
成は物理レイアウト上におけるメモリセルの並びである
物理配置について着目してテストパターンを作成しなく
てはならない。前記のテストパターンについてレイアウ
ト上でのメモリセル並びに対応した物理アドレスとメモ
リ入出力データバスのビット並びに対応した論理アドレ
スとが同じ配置の場合はそのまま対応付ければテストベ
クトルを作成することができるが、物理アドレスと論理
アドレスとが異なる場合にはテストベクトルを作成する
のに、お互いのアドレスの対応関係を考慮して、テスト
パターンデータを物理配置から論理配置へ変換しなけれ
ばならず、この作業に多くの労力を必要とするという問
題点を有していた。
【０００５】本発明は、上記問題点を解決するために半
導体集積回路上に形成されたメモリテストにおいて、物
理アドレスと論理アドレスとが異なる場合についてどの
ようなアドレス、ビット並びの対応関係があってもテス
トベクトルを効率良く作成することができ、メモリトラ
ンジスタの実動作により近いチェックを行えるテストベ
クトル生成方法およびテストベクトル生成装置を提供す
ることを目的とする。
導体集積回路上に形成されたメモリテストにおいて、物
理アドレスと論理アドレスとが異なる場合についてどの
ようなアドレス、ビット並びの対応関係があってもテス
トベクトルを効率良く作成することができ、メモリトラ
ンジスタの実動作により近いチェックを行えるテストベ
クトル生成方法およびテストベクトル生成装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、入出力データバスのビット番号並びとメモ
リブロックの物理レイアウトにおけるビット並びとが異
なる半導体集積回路中に形成されたメモリブロックの測
定において、入出力ピン情報を有するレイアウトデータ
を入力とし、アドレスおよびデータビットのメモリ内配
置順番データを出力とするレイアウト解析手段と、テス
トパターンデータを格納したテストベクトルデータベー
スと、前記メモリブロック内アドレスおよびデータビッ
トの配置順番データと前記テストパターンデータとを入
力し物理アドレスと論理アドレスとの対応を示す関係式
を用いてメモリデータバスの入出力時のビット並びに対
応したテストパターンを生成するテストパターン変換手
段とを有する。
に本発明は、入出力データバスのビット番号並びとメモ
リブロックの物理レイアウトにおけるビット並びとが異
なる半導体集積回路中に形成されたメモリブロックの測
定において、入出力ピン情報を有するレイアウトデータ
を入力とし、アドレスおよびデータビットのメモリ内配
置順番データを出力とするレイアウト解析手段と、テス
トパターンデータを格納したテストベクトルデータベー
スと、前記メモリブロック内アドレスおよびデータビッ
トの配置順番データと前記テストパターンデータとを入
力し物理アドレスと論理アドレスとの対応を示す関係式
を用いてメモリデータバスの入出力時のビット並びに対
応したテストパターンを生成するテストパターン変換手
段とを有する。
【０００７】
【作用】本発明は上記の方法および構成において、レイ
アウト解析手段は、入出力ピン情報を有するレイアウト
データを入力とし、アドレスおよびデータビットのメモ
リ内配置順番データを出力する。テストベクトルデータ
ベースは、格納しているテストパターンデータを出力す
る。テストパターン変換手段は、上記２つの出力を入力
とし、物理アドレスと論理アドレスとの対応を示す関係
式を用いて、メモリデータバスの入出力時のビット並び
に対応したテストパターンを生成するように作用するこ
ととなる。
アウト解析手段は、入出力ピン情報を有するレイアウト
データを入力とし、アドレスおよびデータビットのメモ
リ内配置順番データを出力する。テストベクトルデータ
ベースは、格納しているテストパターンデータを出力す
る。テストパターン変換手段は、上記２つの出力を入力
とし、物理アドレスと論理アドレスとの対応を示す関係
式を用いて、メモリデータバスの入出力時のビット並び
に対応したテストパターンを生成するように作用するこ
ととなる。
【０００８】
（実施例１）以下本発明の一実施例の物理アドレスと論
理アドレスとが異なる場合について図面を参照しながら
説明する。図１は本発明の構成を示すブロック図であ
る。図において、レイアウト情報１を入力とし、アドレ
スおよびデータビットのメモリ内配置順番データを出力
とするレイアウト解析手段２の出力と、テストパターン
データを格納したテストベクトルデータベース３から取
り出したテストパターンデータ４とはテストパターン変
換手段５に加えられる。このテストパターン変換手段５
は、後述の物理・論理関係式５−１とテンポラリメモリ
５−２とを含んでいる。
理アドレスとが異なる場合について図面を参照しながら
説明する。図１は本発明の構成を示すブロック図であ
る。図において、レイアウト情報１を入力とし、アドレ
スおよびデータビットのメモリ内配置順番データを出力
とするレイアウト解析手段２の出力と、テストパターン
データを格納したテストベクトルデータベース３から取
り出したテストパターンデータ４とはテストパターン変
換手段５に加えられる。このテストパターン変換手段５
は、後述の物理・論理関係式５−１とテンポラリメモリ
５−２とを含んでいる。
【０００９】以上のように構成され、つぎにその動作を
説明すると、レイアウト解析手段２は、入出力ピン情報
を有するレイアウト情報（データ）１を入力とし、アド
レスおよびデータビットのメモリ内配置順番データを出
力する。一方テストベクトルデータベース３は格納して
いるテストパターンデータ４を出力する。テストパター
ン変換手段５は、上記２つの出力を入力とし、物理アド
レスと論理アドレスとの対応を示す後述の物理・論理関
係式５−１を用いて、メモリデータバスの入出力時のビ
ット並びに対応した論理配置テストパターン６を生成
し、テンポラリメモリ５−２に保存する。
説明すると、レイアウト解析手段２は、入出力ピン情報
を有するレイアウト情報（データ）１を入力とし、アド
レスおよびデータビットのメモリ内配置順番データを出
力する。一方テストベクトルデータベース３は格納して
いるテストパターンデータ４を出力する。テストパター
ン変換手段５は、上記２つの出力を入力とし、物理アド
レスと論理アドレスとの対応を示す後述の物理・論理関
係式５−１を用いて、メモリデータバスの入出力時のビ
ット並びに対応した論理配置テストパターン６を生成
し、テンポラリメモリ５−２に保存する。
【００１０】図２は本発明におけるアドレス方向４ワー
ド、１ワード幅８ビットの物理配置のメモリについての
説明図である。図２（ａ）のｗは各メモリセルの実際の
レイアウト上での並びに対応するビット番号を示し、ｍ
はアドレス番号を示す。
ド、１ワード幅８ビットの物理配置のメモリについての
説明図である。図２（ａ）のｗは各メモリセルの実際の
レイアウト上での並びに対応するビット番号を示し、ｍ
はアドレス番号を示す。
【００１１】このアドレスｍは、メモリのデータバスか
ら入出力される時のアドレスに対応した論理アドレスを
ｎとすると、前記メモリの物理アドレスｍの０に前記メ
モリの論理アドレスｎの０とｎの１が配置されており、
その並びは図２（ｂ）のように論理アドレスｎの０は物
理アドレスｍの０のｗが偶数であるビットを順番に取り
出したものであり、論理アドレスｎの１は物理アドレス
ｍの０でｗが奇数であるビットを順に取り出せば得られ
る対応になっている。
ら入出力される時のアドレスに対応した論理アドレスを
ｎとすると、前記メモリの物理アドレスｍの０に前記メ
モリの論理アドレスｎの０とｎの１が配置されており、
その並びは図２（ｂ）のように論理アドレスｎの０は物
理アドレスｍの０のｗが偶数であるビットを順番に取り
出したものであり、論理アドレスｎの１は物理アドレス
ｍの０でｗが奇数であるビットを順に取り出せば得られ
る対応になっている。
【００１２】図２（ａ）では各アドレスごとにｗの偶数
ビットを（ｅ）で表し奇数ビットを（ｏ）で表してい
る。本発明では、まず初めにレイアウト解析手段におい
てアドレスおよびビット情報を得るが、本実施例のメモ
リでは論理アドレスでのビット並びが前記したように偶
数、奇数の順に交互に配置されているため、各アドレス
のｗが偶数であるビットには”０”を対応させ、奇数で
あるビットには”１”を対応させたアドレス情報および
ビット情報がレイアウト解析手段により出力されること
になる。
ビットを（ｅ）で表し奇数ビットを（ｏ）で表してい
る。本発明では、まず初めにレイアウト解析手段におい
てアドレスおよびビット情報を得るが、本実施例のメモ
リでは論理アドレスでのビット並びが前記したように偶
数、奇数の順に交互に配置されているため、各アドレス
のｗが偶数であるビットには”０”を対応させ、奇数で
あるビットには”１”を対応させたアドレス情報および
ビット情報がレイアウト解析手段により出力されること
になる。
【００１３】つぎにテストベクトルデータベース３から
出力された図２（ｃ）のテストパターンとアドレス情報
およびビット情報であるアドレスｍ、ビットｗとから論
理的配置に対応したテストパターンを生成することとな
るが、そのために本発明では図２（ｄ）の物理配置と同
配置のアドレス空間を持つテンポラリメモリ５−２を用
意し、そこに図２（ｃ）のテストパターンをこのテンポ
ラリメモリ５−２上に入力する。したがってテンポラリ
メモリ５−２上のテストパターンデータはすべて物理ア
ドレスに対応した位置に入っていることになる。
出力された図２（ｃ）のテストパターンとアドレス情報
およびビット情報であるアドレスｍ、ビットｗとから論
理的配置に対応したテストパターンを生成することとな
るが、そのために本発明では図２（ｄ）の物理配置と同
配置のアドレス空間を持つテンポラリメモリ５−２を用
意し、そこに図２（ｃ）のテストパターンをこのテンポ
ラリメモリ５−２上に入力する。したがってテンポラリ
メモリ５−２上のテストパターンデータはすべて物理ア
ドレスに対応した位置に入っていることになる。
【００１４】ここで前記アドレス、ビットの情報と物理
配置、論理配置との関係式を基にテンポラリメモリ５−
２上から論理アドレスに対応したデータを抽出する。実
際には、論理アドレスｎの０について、テンポラリメモ
リ５−２のアドレスｍの０のビットｗ中から物理レイア
ウトのデータが”０”であるビットのデータを抽出し
て”１０１０”を得、論理アドレスｎの１は物理レイア
ウトのデータが”１”に対応したテンポラリメモリのデ
ータを抽出してくると”００００”となりテンポラリメ
モリ５−２を持つことによって論理アドレスのテストパ
ターンを生成することができる。
配置、論理配置との関係式を基にテンポラリメモリ５−
２上から論理アドレスに対応したデータを抽出する。実
際には、論理アドレスｎの０について、テンポラリメモ
リ５−２のアドレスｍの０のビットｗ中から物理レイア
ウトのデータが”０”であるビットのデータを抽出し
て”１０１０”を得、論理アドレスｎの１は物理レイア
ウトのデータが”１”に対応したテンポラリメモリのデ
ータを抽出してくると”００００”となりテンポラリメ
モリ５−２を持つことによって論理アドレスのテストパ
ターンを生成することができる。
【００１５】その時の関係式は、物理アドレスｍが０の
時ｗが０から７までについて物理配置の配列であるＡ
（ｗ，ｍ）が０の時、論理配置のデータ配列Ｅ（ｍ，
ｐ）とテンポラリメモリ５−２の配列であるＴ（ｐ，
ｍ）を用いて表わすと（式１）のようになる。
時ｗが０から７までについて物理配置の配列であるＡ
（ｗ，ｍ）が０の時、論理配置のデータ配列Ｅ（ｍ，
ｐ）とテンポラリメモリ５−２の配列であるＴ（ｐ，
ｍ）を用いて表わすと（式１）のようになる。
【００１６】 （式１） Ｅ（ｍ×２,ｐ）＝Ｔ（ｗ，ｍ） また、Ａ（ｗ，ｍ）が０以外（１）の時、論理配置のデ
ータ配列Ｅ（ｍ，ｐ）とテンポラリメモリ５−２の配列
であるＴ（ｐ，ｍ）を用いて表わすと（式２）のように
なる。
ータ配列Ｅ（ｍ，ｐ）とテンポラリメモリ５−２の配列
であるＴ（ｐ，ｍ）を用いて表わすと（式２）のように
なる。
【００１７】 （式２） Ｅ（ｍ×２＋１,ｐ）＝Ｔ（ｗ，ｍ） 同様に論理アドレスｎの３、４、５、６、７について
も”００００”、”１０１０”、”０１０１”、”００
００”、”００００”、”０１０１”となり図２（ｅ）
で示すような論理アドレス対応のテストパターンが生成
される。
も”００００”、”１０１０”、”０１０１”、”００
００”、”００００”、”０１０１”となり図２（ｅ）
で示すような論理アドレス対応のテストパターンが生成
される。
【００１８】なお、本実施例で用いたメモリサイズは、
アドレス幅ｍもビット幅ｗに対しても任意であり、どの
ようなメモリの場合にも簡単な関係式さえ指定すればよ
い。テストパターンデータとしては、全てのデータが”
０”、全てのデータが”１”であるものや、”０１０１
０１・・・・０１０１”のように０と１が交互に任意の
数だけ並ぶパターンや、その０と１とが逆であるパター
ン”１０１０１０・・・・１０１０”その他に縦方向の
隣あうデータが同じにならないもの、横方向の隣あうデ
ータが同じにならないもの、さらに、一部だけ”１”に
したもの、”０”にしたものなどがあり、あらゆるパタ
ーンに対応できる。
アドレス幅ｍもビット幅ｗに対しても任意であり、どの
ようなメモリの場合にも簡単な関係式さえ指定すればよ
い。テストパターンデータとしては、全てのデータが”
０”、全てのデータが”１”であるものや、”０１０１
０１・・・・０１０１”のように０と１が交互に任意の
数だけ並ぶパターンや、その０と１とが逆であるパター
ン”１０１０１０・・・・１０１０”その他に縦方向の
隣あうデータが同じにならないもの、横方向の隣あうデ
ータが同じにならないもの、さらに、一部だけ”１”に
したもの、”０”にしたものなどがあり、あらゆるパタ
ーンに対応できる。
【００１９】（実施例２）以下本発明の第２の実施例の
物理アドレスと論理アドレスとが異なる場合の他の実施
例について図面を参照しながら説明する。図３は本発明
におけるアドレス方向２ワード、１ワード幅１６ビット
の物理配置のメモリについての説明図である。図３
（ａ）のｋは各メモリセルの実際のレイアウト上での並
びに対応するアドレス番号を示し、このアドレスを物理
アドレスとする。このアドレスｋには、メモリのデータ
バスから入出力される時のアドレスに対応した論理アド
レスをｊとすると、前記メモリの物理アドレスｋの０に
前記メモリの論理アドレスｊの０、１、２、３とが配置
されていてその並びは図３（ｂ）のように論理アドレス
ｊの０は物理アドレスｋの０のビットｗの内偶数ビット
を順番に取り出し、それに対しその処理をもう一度行っ
たものとなり、論理アドレスｊの１は物理アドレスｋの
０のビットｗの内偶数ビットを取り出しそれに対し今度
は、もう一度奇数ビットに対して抽出すればよい対応に
なっている。論理アドレスｊの２は物理アドレスｋの０
の奇数ビットを順番に取り出しその後にもう一度偶数ビ
ットに対して抽出すればよい対応になっていて、論理ア
ドレスｊの３は物理アドレスｋの０のビットｗの内奇数
ビットを取り出しその後にもう一度奇数ビットに対して
抽出すればそれぞれの論理アドレスの対応になっていて
いるテストパターンを抽出することができる。
物理アドレスと論理アドレスとが異なる場合の他の実施
例について図面を参照しながら説明する。図３は本発明
におけるアドレス方向２ワード、１ワード幅１６ビット
の物理配置のメモリについての説明図である。図３
（ａ）のｋは各メモリセルの実際のレイアウト上での並
びに対応するアドレス番号を示し、このアドレスを物理
アドレスとする。このアドレスｋには、メモリのデータ
バスから入出力される時のアドレスに対応した論理アド
レスをｊとすると、前記メモリの物理アドレスｋの０に
前記メモリの論理アドレスｊの０、１、２、３とが配置
されていてその並びは図３（ｂ）のように論理アドレス
ｊの０は物理アドレスｋの０のビットｗの内偶数ビット
を順番に取り出し、それに対しその処理をもう一度行っ
たものとなり、論理アドレスｊの１は物理アドレスｋの
０のビットｗの内偶数ビットを取り出しそれに対し今度
は、もう一度奇数ビットに対して抽出すればよい対応に
なっている。論理アドレスｊの２は物理アドレスｋの０
の奇数ビットを順番に取り出しその後にもう一度偶数ビ
ットに対して抽出すればよい対応になっていて、論理ア
ドレスｊの３は物理アドレスｋの０のビットｗの内奇数
ビットを取り出しその後にもう一度奇数ビットに対して
抽出すればそれぞれの論理アドレスの対応になっていて
いるテストパターンを抽出することができる。
【００２０】これを図３（ａ）では各アドレスごとに偶
数ビットを（ｅ）で表し奇数ビットを（ｏ）で表してあ
る。初めにレイアウト解析手段においてアドレスｋ、ビ
ットｗ情報を得るが、本実施例メモリでは論理アドレス
でのビット並びを各アドレスの（ｅ）ビットには”０”
を対応させ、（ｏ）ビットには”１”を対応させたアド
レス、ビット情報を持っている。つぎに図３（ｃ）のテ
ストパターンをテストパターンデータベースから用意し
て来るがこのテストパターンはレイアウト解析手段から
得られたＶＤＤ、ＶＳＳの情報をもとにＶＤＤのまわり
をＯＮやＯＦＦにすることで電源供給の影響の有無を見
るためのパターンを用いてある。
数ビットを（ｅ）で表し奇数ビットを（ｏ）で表してあ
る。初めにレイアウト解析手段においてアドレスｋ、ビ
ットｗ情報を得るが、本実施例メモリでは論理アドレス
でのビット並びを各アドレスの（ｅ）ビットには”０”
を対応させ、（ｏ）ビットには”１”を対応させたアド
レス、ビット情報を持っている。つぎに図３（ｃ）のテ
ストパターンをテストパターンデータベースから用意し
て来るがこのテストパターンはレイアウト解析手段から
得られたＶＤＤ、ＶＳＳの情報をもとにＶＤＤのまわり
をＯＮやＯＦＦにすることで電源供給の影響の有無を見
るためのパターンを用いてある。
【００２１】上記のアドレスｋ、ビットｗデータとテス
トパターンデータとから論理的配置に対応したテストパ
ターンを作成するわけであるが、そのために図３（ｄ）
の物理配置と同じ配置のアドレス空間を持つテンポラリ
メモリを用意し、そこに図３（ｃ）のテストパターンを
このテンポラリメモリ上に入力する。したがって、テン
ポラリメモリ上にはテストパターンデータが物理アドレ
スに対応した位置に入ることになる。ここで前記アドレ
スｋ、ビットｗの情報を基にテンポラリメモリ上から論
理アドレスに対応したデータを抽出する。
トパターンデータとから論理的配置に対応したテストパ
ターンを作成するわけであるが、そのために図３（ｄ）
の物理配置と同じ配置のアドレス空間を持つテンポラリ
メモリを用意し、そこに図３（ｃ）のテストパターンを
このテンポラリメモリ上に入力する。したがって、テン
ポラリメモリ上にはテストパターンデータが物理アドレ
スに対応した位置に入ることになる。ここで前記アドレ
スｋ、ビットｗの情報を基にテンポラリメモリ上から論
理アドレスに対応したデータを抽出する。
【００２２】実際には論理アドレスｊの０についてテン
ポラリメモリのアドレスｋの０からビットｗ情報が”
０”であるビットに対応するのテンポラリメモリ上のの
データを抽出して”００１０１０１０”を得る。さらに
もう一度前記抽出で得られたデータに対し偶数に対応す
るビットを抜き出すと”０１１１”が得られる。また、
論理アドレスｊの１は”０”のデータの抽出から奇数の
データを、ｊの２は”１”のデータの抽出から偶数のデ
ータを、ｊの３は”１”のデータの抽出から奇数のデー
タと抽出して得られる。
ポラリメモリのアドレスｋの０からビットｗ情報が”
０”であるビットに対応するのテンポラリメモリ上のの
データを抽出して”００１０１０１０”を得る。さらに
もう一度前記抽出で得られたデータに対し偶数に対応す
るビットを抜き出すと”０１１１”が得られる。また、
論理アドレスｊの１は”０”のデータの抽出から奇数の
データを、ｊの２は”１”のデータの抽出から偶数のデ
ータを、ｊの３は”１”のデータの抽出から奇数のデー
タと抽出して得られる。
【００２３】そのときの関係式は、物理アドレスｋが０
の時ｗが０から１５までについて物理配置の配列である
Ａ（ｗ，ｋ）が０の時、論理配置のデータ配列Ｅ（ｊ，
ｐ）とテンポラリメモリの配列であるＴ（ｗ，ｋ）を用
いて表わすと（式３）のようになる。
の時ｗが０から１５までについて物理配置の配列である
Ａ（ｗ，ｋ）が０の時、論理配置のデータ配列Ｅ（ｊ，
ｐ）とテンポラリメモリの配列であるＴ（ｗ，ｋ）を用
いて表わすと（式３）のようになる。
【００２４】 （式３） Ｅ（ｗ×２,ｐ）＝Ｔ（ｗ，ｋ） また、Ａ（ｗ，ｋ）が０以外（１）の時、論理配置のデ
ータ配列Ｅ（ｊ，ｐ）とテンポラリメモリの配列である
Ｔ（ｗ，ｋ）を用いて表わすと（式４）のようになる。
ータ配列Ｅ（ｊ，ｐ）とテンポラリメモリの配列である
Ｔ（ｗ，ｋ）を用いて表わすと（式４）のようになる。
【００２５】 （式４） Ｅ（ｗ×２＋１,ｐ）＝Ｔ（ｗ，ｋ） となり、その値をもう一度（式３）、（式４）に掛ける
と同様に論理アドレスｊの３、４、５、６、７も”００
００”、”１０１０”、”０１０１”、”０００
０”、”００００”、”０１０１”となり図３（ｅ）で
示すような論理アドレスのテストパターンが生成され
る。
と同様に論理アドレスｊの３、４、５、６、７も”００
００”、”１０１０”、”０１０１”、”０００
０”、”００００”、”０１０１”となり図３（ｅ）で
示すような論理アドレスのテストパターンが生成され
る。
【００２６】なお、本実施例で用いたメモリサイズは、
アドレス幅ｋもビット幅ｗに対しても任意であり、どの
ようなメモリの場合にも簡単な関係式さえ指定すればよ
い。テストパターンデータとしては、全てのデータが”
０”、全てのデータが”１”であるものや、”０１０１
０１・・・・０１０１”のように０と１が交互に任意の
数だけ並ぶパターンや、その０と１とが逆であるパター
ン”１０１０１０・・・・１０１０”その他に縦方向の
隣あうデータが同じにならないもの、横方向の隣あうデ
ータが同じにならないもの、さらに、一部だけ”１”に
したもの、”０”にしたものなどがあり、あらゆるパタ
ーンに対応できる。
アドレス幅ｋもビット幅ｗに対しても任意であり、どの
ようなメモリの場合にも簡単な関係式さえ指定すればよ
い。テストパターンデータとしては、全てのデータが”
０”、全てのデータが”１”であるものや、”０１０１
０１・・・・０１０１”のように０と１が交互に任意の
数だけ並ぶパターンや、その０と１とが逆であるパター
ン”１０１０１０・・・・１０１０”その他に縦方向の
隣あうデータが同じにならないもの、横方向の隣あうデ
ータが同じにならないもの、さらに、一部だけ”１”に
したもの、”０”にしたものなどがあり、あらゆるパタ
ーンに対応できる。
【００２７】
【発明の効果】以上のように本発明のテストベクトル生
成方法およびテストベクトル生成装置は、メモリの入出
力データバスのビット並びである論理配置とメモリの物
理的レイアウト配置が異なるメモリにおいて、論理的な
メモリ配置を殆ど意識することなくメモリの物理配置の
各種要因に対して着目したテストパターンを作成しさえ
すれば、物理配置と論理配置とが複雑な対応をとってい
る場合に関しても上記テストパターンと物理レイアウト
データとから論理的並びのテストベクトルデータを容易
に生成することができる。また、従来ＬＳＩのテストベ
クトル生成のように、すべてのトランジスタのＯＮ、Ｏ
ＦＦをいかに速く、いかに多くのトランジスタを調べら
れるかを主眼とするだけでなく、本発明はトランジスタ
のＯＮ、ＯＦＦ以外にトランジスタとその周辺に配置さ
れたトランジスタのＯＮ、ＯＦＦ状態の異なるテストベ
クトルを生成することによりトランジスタ動作時の相互
干渉チェックや目的とした位置の的確なチェックをより
素早く正確に行うことができる。
成方法およびテストベクトル生成装置は、メモリの入出
力データバスのビット並びである論理配置とメモリの物
理的レイアウト配置が異なるメモリにおいて、論理的な
メモリ配置を殆ど意識することなくメモリの物理配置の
各種要因に対して着目したテストパターンを作成しさえ
すれば、物理配置と論理配置とが複雑な対応をとってい
る場合に関しても上記テストパターンと物理レイアウト
データとから論理的並びのテストベクトルデータを容易
に生成することができる。また、従来ＬＳＩのテストベ
クトル生成のように、すべてのトランジスタのＯＮ、Ｏ
ＦＦをいかに速く、いかに多くのトランジスタを調べら
れるかを主眼とするだけでなく、本発明はトランジスタ
のＯＮ、ＯＦＦ以外にトランジスタとその周辺に配置さ
れたトランジスタのＯＮ、ＯＦＦ状態の異なるテストベ
クトルを生成することによりトランジスタ動作時の相互
干渉チェックや目的とした位置の的確なチェックをより
素早く正確に行うことができる。
【図１】本発明の一実施例のテストベクトル生成方法お
よびテストベクトル生成装置のブロック図
よびテストベクトル生成装置のブロック図
【図２】同じくその第１の実施例における動作説明図
【図３】同じくその第２の実施例における動作説明図
１ レイアウト情報データベース ２ レイアウト解析手段 ３ テストベクトルデータベース ４ テストパターンデータ ５ テストパターン変換手段 ５−１ 物理・論理配置関係式 ５−２ テンポラリメモリ ６ 論理配置テストパターン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G11C 29/00 657
Claims (4)
- 【請求項１】 その入出力データバスのビット番号並び
とメモリブロックの物理レイアウトにおけるビット並び
とが異なる半導体集積回路中に形成されたメモリブロッ
クの測定において、入出力ピン情報を有するレイアウト
データを入力とし、アドレスおよびデータビットのメモ
リ内配置順番データを出力とするレイアウト解析手段
と、テストパターンデータを格納したテストベクトルデ
ータベースと、前記メモリブロック内アドレスおよびデ
ータビットの配置順番データと前記テストパターンデー
タとを入力し物理アドレスと論理アドレスとの対応を示
す関係式を用いてメモリデータバスの入出力時のビット
並びに対応したテストパターンを生成するテストパター
ン変換手段とを有するテストベクトル生成方法。 - 【請求項２】 テストパターン変換手段は、テストパタ
ーンを物理アドレスに対応した並びから論理アドレスに
対応した並びに変換する際に物理レイアウトメモリと同
じ配置のテンポラリメモリを有し、前記テンポラリメモ
リにテストパターンを入力し、前記テンポラリメモリ上
のテストパターンデータをアドレス情報、ピン情報、物
理アドレスと論理アドレスとの関係式によって抽出する
ことで論理配置のテストパターンを生成する請求項１記
載のテストベクトル生成方法。 - 【請求項３】 その入出力データバスのビット番号並び
とメモリブロックの物理レイアウトにおけるビット並び
とが異なる半導体集積回路中に形成されたメモリブロッ
クの測定において、入出力ピン情報を有するレイアウト
データを入力とし、アドレスおよびデータビットのメモ
リ内配置順番データを出力とするレイアウト解析手段
と、テストパターンデータを格納したテストベクトルデ
ータベースと、前記メモリブロック内アドレスおよびデ
ータビットの配置順番データと前記テストパターンデー
タとを入力し物理アドレスと論理アドレスとの対応を示
す関係式を用いてメモリデータバスの入出力時のビット
並びに対応したテストパターンを生成するテストパター
ン変換手段とを有してなるテストベクトル生成装置。 - 【請求項４】テストパターン変換手段は、テストパター
ンを物理アドレスに対応した並びから論理アドレスに対
応した並びに変換する際に物理レイアウトメモリと同じ
配置のテンポラリメモリを有し、前記テンポラリメモリ
にテストパターンを入力し、前記テンポラリメモリ上の
テストパターンデータをアドレス情報、ピン情報、物理
アドレスと論理アドレスとの関係式によって抽出するこ
とで論理配置のテストパターンを生成する請求項３記載
のテストベクトル生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225594A JP2943521B2 (ja) | 1992-08-25 | 1992-08-25 | テストベクトル生成方法およびテストベクトル生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225594A JP2943521B2 (ja) | 1992-08-25 | 1992-08-25 | テストベクトル生成方法およびテストベクトル生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675017A JPH0675017A (ja) | 1994-03-18 |
| JP2943521B2 true JP2943521B2 (ja) | 1999-08-30 |
Family
ID=16831771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225594A Expired - Fee Related JP2943521B2 (ja) | 1992-08-25 | 1992-08-25 | テストベクトル生成方法およびテストベクトル生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943521B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3519646B2 (ja) | 1999-09-13 | 2004-04-19 | 東光株式会社 | 半導体装置 |
| JP5477062B2 (ja) * | 2010-03-08 | 2014-04-23 | 富士通セミコンダクター株式会社 | 半導体集積回路の試験装置、試験方法、及びプログラム |
-
1992
- 1992-08-25 JP JP4225594A patent/JP2943521B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0675017A (ja) | 1994-03-18 |
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