JP2861435B2 - パイプライン形演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば画像データの濃
淡ヒストグラムを作成する場合などに用いて好適なパイ
プライン形演算装置に関する。

【０００２】

【従来の技術】従来この種の画像処理装置として図６に
示すようなものがある。クロック生成回路１からのクロ
ックによりアドレスカウンタ２をカウントアップし、そ
の計数出力をアドレス信号として画像メモリ３にアクセ
スする。画像メモリ３に格納されている画像データをア
ドレス信号により順次読出し、今度はその濃淡値データ
（例えば１からｍ階調で示される）自体をアドレス信号
として累積メモリ４にアクセスする。累積メモリ４は該
当するアドレス上のデータを読出し、トランスペアレン
トラッチ回路５を介して演算器６に送る。演算器６では
その値を「１」だけインクリメントし、その結果をライ
トパルス生成回路７からのライトパルスのタイミングで
再び累積メモリ４の上記アドレスに書込む。累積メモリ
４は初期状態ではクリアされていてすべての値が「０」
となっており、画像メモリ３のデータをすべて累積メモ
リ４に与えると、その画像における各階調の画素数を示
す濃淡ヒストグラムが累積メモリ４に得られる。

【０００３】図７にその動作を示す。クロックパルス
（同図（ａ））により規定されたサイクルに従って、画
像メモリ３からのデータの読出し（時間Ｔ１）、累積メ
モリ４からの読出し（時間Ｔ２）、演算器６での加工
（時間Ｔ３）および累積メモリ４への書込み（時間Ｔ
４）が順に行われて、１画素の処理が終了する。

【０００４】

【発明が解決しようとする課題】したがって、上述した
ような画像処理装置における１画素当りの処理の所要時
間は上記４つの動作時間を合計したものとなり、処理速
度が遅い欠点があった。

【０００５】この処理速度を上げる方法として、パイプ
ライン演算方式の導入により各動作を並列に行うように
することが考えられる。図８にその構成例を示す。同図
は図６の画像処理装置において、画像メモリ３から読出
した濃淡値をアドレス信号として累積メモリ４からその
濃淡値の画素数の累積値を読出し、演算器６で「１」加
算した後に再び累積メモリ４のもとのアドレスに書込む
一連の処理に２段のパイプライン方式を適用したもので
ある。図６と同様の部分には同一符号を付して示し、そ
の相違点は、第１および第２のラッチ回路８，９および
アドレスコントロ−ラ１０を付加した点にある。

【０００６】ラッチ回路８，９はクロックの立上りで入
力データを保持する。またアドレスコントロ−ラ１０
は、累積メモリ４から読出したデータに「１」加算して
再び累積メモリ４に書込む際に、パイプラインによって
２サイクル分の遅延が生じていることから、アドレスを
もとの（読出し時の）アドレスに戻してやるためのもの
で、書込み時には本来のアドレスから「２」減算したア
ドレスが累積メモリ４に与えられる。このアドレスの選
択（切換）はセレクタ１１が行う。セレクタ１１は、ク
ロックがＨレベルのときに入力端子「１」の信号を、Ｌ
レベルのときに入力端子「０」の信号をそれぞれ出力す
る。なお、トランスペアレントラッチ回路５は、上述し
たセレクタ１１の切換えにより累積メモリ４に入力する
アドレスが変化すると累積メモリ４から出力されるデー
タも変わってしまうことから、同一サイクルの間はラッ
チ回路８に出力するデータを同一に保持するためのもの
で、サイクルの前半、つまりクロックがＨレベルにある
間は累積メモリ４からの入力をそのまま出力する（スル
−）が、サイクルの後半、つまりクロックがＬレベルに
ある間は入力の変化にかかわらず前半での出力を保持
（ホ−ルド）する。

【０００７】図９にその動作を示す。各サイクルは前半
が累積メモリ４からの読出し、後半が累積メモリ４への
書込みとなっている。サイクルｎでアドレスＡ（ｎ）か
ら読出されたデータＤ（Ａ（ｎ））は、次のサイクルｎ
＋１でラッチ回路８によりラッチされ、演算器６におい
て演算が行われる。そして、次のサイクルｎ＋２で演算
結果Ｄ’（Ａ（ｎ））がラッチ回路９によりラッチさ
れ、サイクル後半で累積メモリ４に書込まれる。このよ
うにして各サイクルごとに演算結果が得られる。

【０００８】ところがこの構成には次のような問題があ
る。累積メモリ４に対するアドレス指定がアドレスカウ
ンタ２から画像メモリ３に対して出力されるアドレスの
ように０，１，２，…ｎ，ｎ＋１，…と順に変化してい
くものであれば問題はない。しかしながら、上述したよ
うに累積メモリ４をアクセスするアドレス信号が画像メ
モリ３から得られる濃淡値データであり、画像メモリ３
のデータを順次走査していったときに得られる濃淡値デ
ータの配列は画像により千差万別で、各濃淡値の出現の
仕方は一般にはランダムである。例えば、同じ濃淡値が
連続することもあれば、２種の濃淡値が交互に現われる
こともある。

【０００９】このような状況の下では、例えばサイクル
ｎで累積メモリ４から読出されたデータＤ（Ａ（ｎ））
の演算結果Ｄ’（Ａ（ｎ））がサイクルｎ＋２で累積メ
モリ４に書込まれるときに、アドレスコントロ−ラ１０
から与えられるアドレスはＡ（（ｎ＋２）−２）である
が、これがＡ（ｎ）に等しいとは限らない。すなわち、
アドレスコントロ−ラ１０における処理はアドレスが順
に変化すること、つまりＡ（ｎ）の値が「ｎ」であれば
Ａ（ｎ＋２）の値は「ｎ＋２」であることを前提とした
ものであるが、その前提自体が失われているため、累積
値を更新後、その更新したデータが必ずしももとのアド
レスに書込まれないことが考えられる。

【００１０】この点については、書込み時に、そのとき
のアドレス信号に「−２」のオフセットを与える上述し
た方法の代わりに、２サイクル前の読出し時のアドレス
信号をラッチしておいたものを用いることにより解決で
きるとしても、さらに次のような問題が残る。

【００１１】それはメモリからの読出しと演算および書
込みが並列に行われるパイプライン方式の本質にかかわ
るものであるが、サイクルｎの前半で累積メモリ４から
アドレスＡ（ｎ）のデータＤ（Ａ（ｎ））が読出される
と、その演算結果Ｄ’（Ａ（ｎ））が同じアドレスに書
込まれるのはサイクルｎ＋２の後半においてである。と
ころが上述したようにアドレス指定がランダムに生じる
ものとすると、例えば、サイクルｎ＋１のアドレスＡ
（ｎ＋１）がサイクルｎのアドレスＡ（ｎ）と等しかっ
たり、あるいはサイクルｎ＋２のアドレスＡ（ｎ＋２）
がサイクルｎのアドレスＡ（ｎ）と等しくなった場合、
サイクルｎ＋１あるいはサイクルｎ＋２においては、メ
モリ４から更新前のデータが読出されてしまうことにな
る。この結果、本来なら２回の同一アドレス指定により
当該アドレスエリアの累積値は「２」増加すべきところ
「１」しか増加しないことになり、正しい濃淡ヒストグ
ラムが得られない。

【００１２】本発明の目的は、同一のメモリアドレスに
対して連続してデータ処理を行う場合にデータを正確に
速く処理することにある。

【００１３】

【課題を解決するための手段】一実施例の構成を示す図
１に対応づけて本発明を説明すると、本発明は、メモリ
４の指定されたアドレスから読み出したデータに演算器
６により処理を施し、処理データをふたたびメモリ４の
前記指定アドレスに書き込む一連の処理を繰り返すパイ
プライン形演算装置であって、連続した第１の処理、第
２の処理および第３の処理における指定アドレスＡn、
Ａn+1、Ａn+2の一致、不一致を検出する検出回路１２，
１３，１６，１７と、演算器６による第１の処理の処理
データＤn’を保持する保持回路９と、演算器６の直前
に設けられて演算器６への入力データを選択する選択回
路８，１４，１５とを備え、選択回路８，１４，１５
は、検出回路１２，１３，１６，１７により第１の処理
と第２の処理のアドレス一致（Ａn＝Ａn+1）が検出され
ると、第２の処理に際して保持回路９の第１の処理デー
タＤn’を演算器６へ入力し、検出回路１２，１３，１
６，１７により第１の処理と第３の処理のアドレス一致
（Ａn＝Ａn+2）が検出されると、第３の処理に際して保
持回路９の第１の処理データＤn’を演算器６へ入力
し、検出回路１２，１３，１６，１７によりアドレス不
一致が検出されると、第２および第３の処理に際してメ
モリ４の各処理の指定アドレスＡn+1、Ａn+2から読み出
したデータＤn+1、Ｄn+2を演算器６へ入力する。

【００１４】

【作用】連続した第１の処理、第２の処理および第３の
処理において、第１の処理と第２の処理でメモり４の指
定アドレスが一致した場合は、第２の処理に際して第１
の処理の処理データＤn’をメモリ４を介さずに直接、
演算器６へ入力し、第１の処理と第３の処理でメモリの
指定アドレスが一致した場合は、第３の処理に際して第
１の処理の処理データＤn’をメモリ４を介さずに直
接、演算器６へ入力し、メモリの指定アドレスが不一致
の場合は、第２および第３の処理に際してメモリ４の各
処理の指定アドレスＡn+1、Ａn+2から読み出したデータ
Ｄn+1、Ｄn+2を演算器６へ入力する。

【００１５】

【実施例】図１〜図３を用いて本発明の一実施例を説明
する。図１は、本発明を画像データの濃淡ヒストグラム
の作成に適用した例を示す画像処理装置のブロック図で
あり、図６および図８と同様の部分には同一の符号を付
して示している。本実施例は、図８のアドレスコントロ
−ラ１０の代わりに、画像メモリ３から出力される累積
メモリ４に対するアドレス信号をラッチする２段のラッ
チ回路１２，１３とセレクタ１１とからなるアドレスコ
ントローラ１０Ａとを備えている。また、ラッチ回路８
および演算器６の前段にそれぞれ介装されたセレクタ１
４，１５を備えている。さらに、画像メモリ３から直接
出力されるアドレス信号とラッチ回路１３の出力とを比
較するコンパレ−タ１６と、ラッチ回路１３の出力とラ
ッチ回路１２の出力とを比較するコンパレ−タ１７とを
備え、各コンパレ−タの出力をセレクタ１４，１５の制
御信号としている。各コンパレ−タ１６，１７の出力
は、Ａ，Ｂ両入力が等しいときにハイ、等しくないとき
にロ−となり、セレクタ１４は、コンパレ−タ１６から
のロ−出力で入力端子「０」の信号を出力し、ハイ出力
で入力端子「１」の信号を出力する。セレクタ１５もコ
ンパレ−タ１７のロ−，ハイ出力でそれぞれ入力端子
「０」，「１」のいずれかの信号を出力する。したがっ
て、コンパレ−タ１６，１７の２入力が等しいときに各
セレクタ１４，１５は入力端子「１」、すなわち演算器
６の演算結果をそれぞれ選択する。

【００１６】以下、その動作を３サイクル内に同一アド
レスが出現する場合とそうでない場合とに分けて説明す
る。

【００１７】３サイクル内に同じアドレスがない場合、
つまりＡ（ｎ）≠Ａ（ｎ＋１）かつＡ（ｎ）≠Ａ（ｎ＋
２）の場合の動作は以下の通りである。図２に示すよう
に、サイクルｎでアドレスＡ（ｎ）が読出しアドレスと
してセレクタ１１から累積メモリ４に与えられる。この
アドレスはサイクルｎ＋１でラッチ回路１２、さらにサ
イクルｎ＋２でラッチ回路１３から出力され、サイクル
ｎ＋２でセレクタ１１から累積メモリ４への書込みアド
レスとして用いられる。コンパレ−タ１６，１７の出力
は常に「０」で、セレクタ１４はトランスペアレントラ
ッチ回路５の出力を、セレクタ１５はラッチ回路８の出
力を選択してそれぞれラッチ回路８，演算器６に与え
る。このようにしてサイクルｎで累積メモリ４から読出
されたデータＤ（Ａ（ｎ））はサイクルｎ＋１で演算器
６を通り、演算結果Ｄ’（Ａ（ｎ））がサイクルｎ＋２
でラッチ回路９より出力され、累積メモリ４の上記デー
タＤ（Ａ（ｎ））を格納していたアドレスエリア（アド
レス信号Ａ（ｎ）で指定される）に書込まれる。

【００１８】３サイクル内に同じアドレスが生じた場合
の動作を図３により説明する。サイクルｎ，ｎ＋１の動
作は図２と同様であるが、Ａ（ｎ）＝Ａ（ｎ＋１）の場
合、サイクルｎ＋２で、ラッチ回路１２と１３の出力Ａ
（ｎ＋１）とＡ（ｎ）が等しくなり、コンパレ−タ１７
の出力が同図（ｉ）に示すようにアクティブ（「１」）
となる。これにより、セレクタ１５は入力端子「１」を
選択するから、ラッチ回路９の出力Ｄ’（Ａ（ｎ））が
セレクタ１５より演算器６に出力される。またＡ（ｎ）
＝Ａ（ｎ＋２）の場合は、サイクルｎ＋２で画像メモリ
３の出力Ａ（ｎ＋２）とラッチ回路１３の出力Ａ（ｎ）
とが等しくなり、コンパレ−タ１６の出力が同図（ｇ）
中に１点鎖線で示すようにアクティブとなる。これによ
り、セレクタ１４は入力端子「１」を選択するから、同
図（ｈ）中に１点鎖線で示したようにラッチ回路９の出
力Ｄ’（Ａ（ｎ））がセレクタ１４より出力される。

【００１９】このように、サイクルｎ＋１またはｎ＋２
でサイクルｎと同じアドレスが生じたときは、そのアド
レスＡ（ｎ＋１）またはＡ（ｎ＋２）で累積メモリ４か
ら読出されるデータではなく、既にサイクルｎでの読出
しに伴って更新されたデータＤ’（Ａ（ｎ））を用いて
演算が行われ、サイクルｎ＋３において正しい累積値
Ｄ”（Ａ（ｎ））が書込まれる。

【００２０】なお、累積メモリ４へのアドレス信号を安
定させるために、画像メモリの出力に図中破線で示した
ようにラッチ回路１８を付加し、ｎサイクルにおける画
像メモリ３の出力Ａ（ｎ）が、ｎ＋１サイクルの前半に
おいて、セレクタ１１を介して累積メモリ４のアドレス
信号として与えられる構成としてもよい。

【００２１】上述した実施例は２段のパイプラインを用
いたが、１段のパイプラインを用いた構成例を図４に示
す。図１の構成からラッチ回路８，１３、セレクタ１５
およびコンパレ−タ１７が省略されている。なお、本実
施例では上述した累積メモリ４へのアドレス信号を安定
させるためのラッチ回路１８を使用している。

【００２２】このような構成で２サイクル内に累積メモ
リ４に対して同じアドレスが生じた場合、例えばＡ
（ｎ）＝Ａ（ｎ−１）となった場合の動作を図５に示
す。サイクルｎ＋１で、ラッチ回路１８の出力Ａ（ｎ）
とラッチ回路１２の出力Ａ（ｎ−１）とが等しくなり、
コンパレ−タ１６の出力が同図（ｈ）に示すようにアク
ティブとなる。これにより、セレクタ１４は入力端子
「１」を選択し、ラッチ回路９の出力Ｄ’（Ａ（ｎ−
１））がセレクタ１４より演算器６に出力され、サイク
ルｎ＋２において演算結果Ｄ”（Ａ（ｎ−１））が累積
メモリ４のアドレス信号Ａ（ｎ）で指定されるアドレス
に書込まれる。

【００２３】１段のパイプラインを用いた場合の動作速
度の上限は累積メモリ４に対するアクセスタイムによっ
て制限される。より大きい動作速度を得たい場合は図１
に示したように累積メモリ４と演算器６との間にラッチ
回路８を入れて２段式とする。しかし、２段式とするこ
とにより回路は複雑になり、パイプラインディレイ、す
なわちパイプラインにデータが入力されてから処理（演
算）結果が出力されるまでのクロック数が大きくなるた
め、演算速度との兼ね合いで適当な方を選択する。

【００２４】以上、画像データから濃淡ヒストグラムを
得る場合について説明したが、本発明はこれに限定され
るものではない。例えば、円検出処理においては、円の
画像に対しその円周上の２点における接線に対する各垂
線の交点の座標を中心候補点の座標とし、同様の処理を
他の２点の組合せについても繰返し行って、最も多く現
われた座標値を円の中心座標とするが、中心候補点の座
標値を累積メモリ４に対するアドレスとして用いること
により、累積メモリ４に当該座標値のヒストグラムが得
られる。また、同様に透視画像上に現われた２斜線の交
点の座標を多くの２斜線の組合せについて求め、最も多
く現われた座標値を消点の座標値とする消点検出処理に
おいて、上記交点の座標値を累積メモリ４に対するアド
レスとして用いることにより、累積メモリ４に当該座標
値のヒストグラムが得られる。また、このような画像処
理に限らず、一般にメモリから読出したデータを演算器
で加工し、結果をもとのアドレスに書込む処理にｎ段の
パイプライン方式を導入したパイプライン形演算装置に
おいて、アドレス指定が０，１，２，３，…のように順
に行われるのでなくランダムに行われるためにｎ＋１サ
イクル内に同一アドレスが生じうる場合には、本発明が
有効である。

【００２５】

【発明の効果】本発明によれば、連続した第１の処理、
第２の処理および第３の処理において同一のメモリアド
レスが指定された場合に、演算結果の第１の処理データ
Ｄn’をメモリに書き込み、ふたたびメモリから読み出
す処理を省略することができる上に、第２および第３の
処理において第１の処理データＤn’に対して正しく演
算処理を施すことができ、データを正確に速く処理する
ことができる。

【図面の簡単な説明】

【図１】画像処理装置のブロック図

【図２】図１の装置の動作を示すタイムチャ−ト

【図３】図１の装置の動作を示すタイムチャ−ト

【図４】他の実施例を示すブロック図

【図５】その動作を示すタイムチャ−ト

【図６】従来の画像処理装置の構成例を示すブロック図

【図７】その動作を説明するタイムチャ−ト

【図８】図６の画像処理装置にパイプライン方式を導入
した場合の参考例を示すブロック図

【図９】その動作を示すタイムチャ−ト

【符号の説明】 ４ 累積メモリ ６ 演算器 ８，９，１２，１３，１８ ラッチ回路 １０Ａ アドレスコントロ−ラ １１，１４，１５ セレクタ １６，１７ コンパレ−タ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】メモリの指定されたアドレスから読み出し
   たデータに演算器により処理を施し、処理データをふた
   たび前記メモリの前記指定アドレスに書き込む一連の処
   理を繰り返すパイプライン形演算装置であって、連続した第１の処理、第２の処理および第３の処理にお
   ける指定アドレスＡn、Ａn+1、Ａn+2 の一致、不一致を
   検出する検出回路と、 前記演算器による第１の処理の処理データＤn’を保持
   する保持回路と、 前記演算器の直前に設けられて前記演算器への入力デー
   タを選択する選択回路とを備え、 前記選択回路は、前記検出回路により第１の処理と第２
   の処理のアドレス一致（Ａn＝Ａn+1）が検出されると、
   第２の処理に際して前記保持回路の第１の処理データＤ
   n’を前記演算器へ入力し、前記検出回路により第１の
   処理と第３の処理のアドレス一致（Ａn＝Ａn+2）が検出
   されると、第３の処理に際して前記保持回路の第１の処
   理データＤn’を前記演算器へ入力し、前記検出回路に
   よりアドレス不一致が検出されると、第２および第３の
   処理に際して前記メモリの各処理の指定アドレスＡn+
   1、Ａn+2から読み出したデータＤn+1、Ｄn+2を前記演算
   器へ入力することを特徴とするパイプライン形演算装
   置。