JPS62162151A

JPS62162151A - デ−タ処理装置

Info

Publication number: JPS62162151A
Application number: JP342286A
Authority: JP
Inventors: Yuichi Makaya; 真茅　裕一; Hiromichi Enomoto; 博道榎本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-01-13
Filing date: 1986-01-13
Publication date: 1987-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデータ処理装置に係り、特にビットマツプ方式
によりグラフィックデータ等を処理するのに好適なデー
タ処理装置に関する。

（発明の背景〕ビットマツプ方式の表示制御用のプロセッサとしてビッ
トマツププロセッサがある。このようなデータ処理装置
において、１つの画素を２値または多値データ（ｎビッ
ト）で扱う場合の記憶方式には、（ａ）多値データをプ
レーン単位に切替える方式と、（ｂ）同一メモリ内に多
値データを格納する方式の２通りがある。二＼で、（ａ
）の方式では１画素を処理するのにｎ回のメモリアクセ
スが必要となる。それに対し、（ｂ）の方式では１画素
を処理するのに１回のメモリアクセスで済むため、処理
速度の点からみると（ｂ）の方式が有利である。

しかし、（ｂ）の方式においても従来の１画素に対し１
回のメモリアクセスを起こしており、１回のメモリアク
セスで扱う即ち１ワードのビット長が１画素のビット長
より大きいときは、１ワードのデータの中に複数の画素
が含まれるため、連続した画素即ちメモリアドレスが連
続しているデ−夕を処理する場合には、メモリの同一ア
ドレスを複数回アクセスすることになり、メモリアクセ
スの無駄が生じる。

以下、従来技術について図面を参照しながら説明する。

第３図はソースデータの内容、第４図はディスクチイネ
−ジョンデータの内容で、ソースデータの１ビツトを１
画素４ビツトに変換して書込んだ結果を示す。本例では
ソースデータがＩｔ　ＯＩＩのときにはＢａｃｋ　ｃｏ
ｌｏｒ　（Ｂ　Ｃｏ　Ｌ）でデータ“Ｂ”を、ソースデ
ータがＬ１″のときにはＦｏｒｅ　ｃｏｌ。

ｒ（ＦＣＯＬ）でデータ“Ｆ　１１を書込むとしている
。

第５図に上記処理を実施するための従来のハードウェア
構成のブロック図を示す。汎用レジスタ１の中にはソー
スデータのアドレス１０と、ディスティネーションデー
タのアドレス１１と、ソースとなるデータ（ＦＣＯＬ／
ＢＣＯＬ）１２と、ソースデータ１３と、ディスティネ
ーションデータ１４と、ソースアドレス更新用データ１
５と、ディスティネーションアドレス更新用データ１６
が格納されている。アドレスレジスタ２はメモリの読出
しおよび書込みとなるアドレスを格納する。

書込みレジスタ３はメモリへ書込むデータを格納する。

読出しレジスタ４はメモリからの読出しデータを格納す
る。算術論理演算回路５は汎用レジスタ１と読出しレジ
スタ４または汎用レジスタ１同志の算術及び論理演算を
行う。可変ビット論理演算回路６は汎用レジスタ１の中
のソースデータ１３とディスティネーションデータ１４
との論理演算を指定されたビット幅即ち１画素のビット
長分だけ行うものである。制御回路７は上記各回路１〜
７を制御するものである。メモリ８には第３図のソース
データと第４図のディスティネーションデータが格納さ
れている。

第３図に示すようなソースデータを読出し、第４図のデ
ィスティネーションエリアに書込むときの処理を第６図
のフローチャートを用いて説明する。なお、以下の項番
は第６図のステップに対応している。

（１）汎用レジスタ１のソースアドレス１０をアドレス
レジスタ２にセットし、メモリ８よりソースデータを読
出して読出しレジスタ４にセットする。そして、演算回
路５を介して汎用レジスタ１にソースデータ１３を格納
する。

（２）汎用レジスタ１のソースデータ１３を可変ビット
長論理演算回路６により１ビツトテストする。

（３）上記テストの結果、ソースデータが“１″であれ
ばステップ（７）へ、ＩＩ　ＯＩＩであればステップ（
４）へ進む。

（４）汎用レジスタ１のディスティネーションアドレス
１１をアドレスレジスタ２にセットし、メモリ８よりデ
ィスティネーションデータを読出して読出しレジスタ４
にセットする。そして、演算回路５を介して汎用レジス
タ１にディスティネーションデータ１４を格納する。

（５）汎用レジスタ１のデータ１２のうちのＢＣ○Ｌと
、ディスティネーションデータ１４とを可変ピント論理
演算回路６により１画素の論理演算を行い、ディスティ
ネーションデータ１４へしまう。

（６）汎用レジスタ１のディスティネーションデータ１
４を書込みレジスタ３へ、またディスティネーションア
ドレス１１をアドレスレジスタ２へ出力し、メモリ８へ
のデータの書込みを行う。

（７）汎用レジスタ１のディスティネーションアドレス
１１をアドレスレジスタ２にセットし、メモリ８よりデ
ィスティネーションデータを読出し、読出しレジスタ４
にセットする。そして、演算回路５を介して汎用レジス
タ１にディスティネーションデータ１４を格納する。

（８）汎用レジスタ１のデータ１２のうちのＦＣＯＬと
、ディスティネーションデータ１４とを可変ビット論理
演算回路６により１画素の論理演算を行い、ディスティ
ネーションデータ１４へしまう。

（９）汎用レジスタ１のディスティネーションデータ１
４を書込みレジスタ３へ、またディスティネーションア
ドレス１１をアドレスレジスタ２へ出力し、メモリ８へ
のデータの書込みを行う。

（１０）汎用レジスタ１の更新データ１５によりソース
アドレス１０を更新する。本例ではソースのビットアド
レスに１を加算する。

（１１）汎用レジスタ１の更新データ１６によりディス
ティネーションアドレス１１を更新する。本例ではディ
スティネーションのビットアドレスに４を加算する。

（１２）ループ判定を行い、処理が指定された回数。

本例では８回実行されていればステップ（１３）へ進む
。８回未満であればステップ（１）へ戻り処理を繰返す
。

（１３）ディスティネーションアドレスのラスタ更新を
行う。ディスティネーションアドレスを次のラスタの先
頭位置にセットする。

（１４）ラスタのループ判定を行い、処理が指定された
回数、本例では８回実行されていれば処理を終了する。

８回未満であればステップ（１）へ戻り処理を繰返す。

上記（１）〜（１４）の処理により、第３図のソースデ
ータを第４図のディスティネーションエリアへ書込むこ
とができる。

しかし、上記従来技術ではメモリアクセスの回数は処理
する画素数に比例し、１画素に対しソースデータの読出
しと、ディスティネーションデータの読出しおよび書込
みの合計３回が必要となる。

本例で画素数が８Ｘ８＝６４であるため、１９２回（６
４Ｘ３回）となり、メモリアクセスの回数が多くなると
いう欠点があった。

〔発明の目的〕

本発明の目的は、ビットマツプ方式で多値データ等を同
一メモリ内に格納する際、連続した画素のデータ等を処
理する場合にメモリアクセスの回数を最少として処理時
間を短縮することにある。

〔発明の概要〕

本発明は、１画素単位の処理終了時、処理データがメモ
リアクセスの単位である１ワードの処理を終了としたか
を検出し、もし１ワードの処理途中であればメモリアク
セスを起こさず、１ワードの処理終了の時のみメモリア
クセスを起こすことにより、メモリのアクセス回数を必
要最少限として処理時間を短縮するものである。。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は本発明の一実施例のブロック図を示す。

第５図と異なるところは、検出回路９と汎用レジスタ１
の中にディスティネーション書込み用のアドレス１７が
追加されたことである。検出回路９はメモリ８のアドレ
ス計算を演算回路５で行った際にメモリのビット長即ち
１ワードの境界を越えたかどうかを検出するもので１本
例では１ワードが１６ビツトであるため、２４に桁上げ
が出たときに補助キャリーフラグ（ＡＣＦ）が“１”と
なる。

第１図により第３図のソースデータの１ビツトを第４図
のディスティネーションエリアに１ビツトを１画素４ビ
ツトに変換して書込むときの処理を第２図のフローチャ
ートを用いて説明する。ニーでも以下の項番は第２図の
ステップに対応している。

（１）汎用レジスタ１のソースアドレス１０をアドレス
レジスタ２にセットし、メモリ８よりソースデータを読
出して読出しレジスタ４にセラ１〜する。そして、演算
回路５を介して汎用レジスタ１にソースデータ１３を格
納する。

（２）汎用レジスタ１のディスティネーションアドレス
１１をアドレスレジスタ２にセットし、メモリ８よりデ
ィスティネーションデータを読出して読出しレジスタ４
にセットする。そして、演算回路５を介して汎用レジス
タ１にディスティネーションデータ１４を格納する。

（３）汎用レジスタ１のソースデータ１３を可変ビット
長論理演算回路６により１ビツトテストする。

（４）上記テストの結果、ソースデータが１′１″″で
あればステップ（６）、”Ｏ”であればステップ（５）
へ進む。

（５）汎用レジスタ１のデータ１２のうちのＢＣ○Ｌと
、ディスティネーションデータ１４とを可変ビット論理
演算回路６により１画素の論理検算を行い、ディスティ
ネーションデータ１４へしまう。

（６）汎用レジスタ１のデータ１２のうちのＦＣＯＬと
、ディスティネーションデータ１４とを可変ビット論理
演算回路６により１画素の論理演算を行い、ディスティ
ネーションデータ１４へしまう。

（７）ソースアドレスを更新する。本例ではソースビッ
トアドレスに１を加算する。

（８）上記ステップ（７）の演算結果でＡＣＦが１＋　
Ｌ　Ｉ＋となったか即ち１ワードの処理を終了したかど
うかを判定する。ＡＣＦが′１″であればステップ（９
）の処理を実行し、１１０１１であればステップ（１０
）へ進む。ＡＣＦが“１”かどうかは検出回路９で検出
する。

（９）汎用レジスタ１のソースアドレス１０をアドレス
レジスタ２にセットし、メモリ８よりソースデータを読
出し、読出しレジスタ４にセットする。そして、演算回
路５を介して汎用レジスタ１にソースデータ１３を格納
する。

（１０）ディスティネーションアドレスを更新する。

本例はディスティネーションのピントアドレスに４を加
算する。

（１１）上記ステップ１０の演算結果でＡＣＦがＬＬ　
Ｉ　１１となったかどうかを判定する。ＡＣＦがＬＬ　
Ｉ　Ｉ＋であればステップ（１２）の処理を実行し。

Ｎ　ＯＩ＋であればステップ（１４）へ進む。

（１２）汎用レジスタ１のディスティネーションデータ
１４を書込みレジスタ３へ、またディスティネーション
書込みアドレス１７をアドレスレジスタ２へ出力し、メ
モリ８へのデータの書込みを行う。また、同時にディス
ティネーション書込みアドレス１７を更新して、次の書
込みアドレスをセットする。

（１３）汎用レジスタ１のディスティネーションアドレ
ス１１をアドレスレジスタ２にセットし、メモリ８より
ディスティネーションデータを読出し。

読出しレジスタ４にセットする。そして、演算回路５を
介して汎用レジスタ１ヘデイステイネーシヨンデータ１
４を格納する。

（１４）ループ判定を行い、処理が指定された回数（本
例では８回）実行されていれば、ステップ（１５）へ進
む。８回未満であればステップ（３）へ戻り処理を繰返
す。

（１５）ディスティネーションアドレスのラスタ更新を
行う。ディスティネーションの読出しアドレスを次のラ
スタの先頭位置にセットする。

また、最後のデータがメモリ８に書込まれないで汎用レ
ジスタ１のディスティネーションデータ１４に残ってい
れば、そのディスティネーションデータを書込みレジス
タ３へ、またディスティネーション書込みアドレス１７
をアドレスレジスタ２へ出力し、メモリ８へのデータの
書込みを行う。

同時にディスティネーション書込みアドレス１７を更新
して次のラスタの先頭位置にセットする。

（１６）ラスタのループ判定を行い、処理が指定された
回数（本例では８回）実行されていれば、処理を終了す
る。８回未満であれば、ステップ（２）へ戻り処理を繰
返す。

上記（１）〜（１６）の処理により第３図のソースデー
タを第４図のディスティネーションへ書込むことができ
る。

本発明では、メモリアクセスの回数は処理するワード数
に比例し、ソースデータの読出しワード数と、ディステ
ィネーションデータの読出しおよび書込みワード数の総
計となる。本例ではソースデータが４ワード、ディスク
チイネ−ジョンデータが２４ワード×２であるため、５
２回のアクセスで済むことになる。

〔発明の効果〕

本発明によれば、連続した画素のデータ等を処理する場
合、メモリアクセスの回数が従来、処理する画素数に比
例していたものが、処理するワード数に比例することに
なるため、メモリアクセスの回数を低減でき、処理時間
を短縮させることができる。なお、本発明はビットマツ
プ方式によりグラフィックデータを処理する装置以外に
も適用できることはいうまでもない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置のブロ
ック図、第２図は第１図による処理を説明するためのフ
ローチャート、第３図はソースデータの各ビットの内容
を示す図、第４図はディスティネーションデータの各画
素の内容を示す図、第５図は従来のデータ処理装置のブ
ロック図、第６図は第５図による処理を説明するための
フローチャートである。１・・・汎用レジスタ、　　２・・・アドレスレジスタ
、３・・・書込みレジスタ、　４・・・読出しレジスタ
。５・・・算術論理演算回路、　６・・・可変ビット論理
演算回路、　　７・・・制御回路、　　８・・・メモリ
、９・・・検出回路。第１図第２図第６図

Claims

【特許請求の範囲】

（１）記憶装置と、前記記憶装置をアクセスするための
アドレスレジスタおよびデータレジスタと、汎用レジス
タと、アドレスの更新、その他の演算等を行う算術論理
演算回路と、汎用レジスタのソースデータとディスティ
ネーションデータとの論理演算を指定されたビット幅分
行う可変ビット論理演算回路よりなるデータ処理装置に
おいて、処理するデータが前記記憶装置をアクセスする
際のデータの範囲を越えたことを検出する検出回路と、
前記検出回路の出力により前記記憶装置をアクセスする
かどうかを判断する制御回路を設けたことを特徴とする
データ処理装置。