JPS63148330A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は高速化データ処理装置に関し、特に演算レジス
タの内容を更新しｔ後に参照するとき、先行命令の演算
結果を後続命令のオペランドとして直接供給する方式に
関する。

（従来の技術） この種のデータ処理ｇｅｔでは演算レジスタのバイパス
によって演算の高速化を図っている。

第２図は、斯かるデータ処理装置の一例を示すブロック
図である。第２図において、１０は命令制御装置、２０
は主記憶装置、３０は演算レジスタ、３１〜３５は書込
みアドレスレジスタ、３６は読出しアドレスレジスタ、
４０は演算レジスタバイパス制御回路、４１．４２はそ
れぞれデータセレクタ、５０は演算処理装置、５１〜５
６はそれぞれデータレジスタ、５７は論理比較回路、５
８は加減算回路、５９は正規化回路である。

第２図に示すデータ処理装置では主記憶装置２０、ある
いは演算レジスタ３０に格納されているデータに対して
、命令制御装置１０で解読された演算命令に応じた演算
処理を演算処理装置５０によって実行し、演算結果を再
び主記憶装置２０あるいは演算レジスタ３０に格納する
。

演算レジスタ３０は複数飴のデータ全格納することが可
能であり、命令制御装置１０からの読出しアドレス情報
は読出しレジスタ３６によって保持し、命令制御装置ｌ
Ｏからの書込みアドレス情報は演算処理装置５０による
演算処理の進行に伴って書込みレジスタ３１〜３５を順
次伝播し、最終的には書込みレジスタ３５に格納される
。

演算処理装置５０はデータレジスタ５１〜５６１論理比
較回路５７、加減算回路５８、および正規化回路５９か
ら構成され、主記憶装置２０および演算レジスタ３０の
間のデータ転送、論理演算、固定小数点データの刃口減
算、および浮動小数点データの加減算’を実行できる。

データセレクタ４１．４２はそれぞれ演算処理装置５０
の内部の演算データを選択し、演算レジスタ３０からの
読出しデータと差換えて演算処理装置５０に供給する几
めのセレクタであり、演算レジスタバイパス制御回路４
０はデータセレクタ４１．４２を制御する。

次に、第２図に従ってデータ処理装置の一般的な命令シ
ーケンスの実行を説明する。

第３図に示す命令は主記憶ｆｉ［２０に格納されている
データを演算レジスタ３０に転送する文めのＬｏ　ａｄ
命令、ならびに主記憶ｔｊｌｔ２０および演算レジスタ
３０にそれぞれ格納されている２つのデータを加算して
、演算レジスタ３０に格納するためのＡｄｄ命令の組合
せである。

最初のＬｏ　ａｄ命令によって更新された演算レジスタ
３０の内容ル１を次のＡｄｄ命令によって参照し、その
次のＬｏａｄ命令によって更新された演算レジスタ３０
の内容Ｒ，２が最後のＡｄｄ命令によって参照される。

１番目のＬｏａｄ命令と２番目のＬｏａｄ命令との間、
ならびに３番目のＬｏａｄ命令と４番目のＡｄｄ命令と
の間で演算レジスタ３０の内容のバイパスが起る。各命
令はそれぞれ主記憶装置２０あるいは演算レジスタ３０
からデータを絖出丁マシンサイクル（以後、Ｌサイクル
と称する。〕、論論理比較回路７にエフ論理演算あるい
は浮動小数点加減算における仮数の桁合せ七行うマシン
サイクル（以後、Ｇサイクルと称する。〕、加減算回路
５８にエフ固定小数点データ同志の加減算あるいは浮動
小数点データの仮数の７１１１減算を行うマシンサイク
ル（以後、Ｅサイクルと称する。〕、正規化回路５９に
より浮動小数点データの正規化を行うマシンサイクル（
以後、Ｎサイクルと称する。〕、ならびに演算結果を主
記憶装置３０あるいは演算レジスタ３０に格納するマシ
ンサイクル（以後、Ｓサイクルと称する。）の５マシン
サイクルで実行される。

第２図の情報処理装置では、異なる命令の異なるマシン
サイクルを独立、ま九は同時に動作することができるの
で、命令を１マシンサイクルで実行して行くことも命令
の組合せで可能である。

第３図に示す命令では％　２つのＬｏａｄ命令で更新さ
れる演算レジスタ３０の内容Ｒ１、Ｒ２をそれぞれ直後
のＡｄｄ命令で参照しているため、Ａｄｄ命令によって
演算レジスタ３０からＲ＋１およびＲ２を読出してい九
のでは第４図（ａ）に示すようなタイムチャートになる
。しかし、５！際にはＬｏａｄ命令で演算レジスタ３０
の内容全更新する九め、主記憶装置２０から読込まれ几
データはそのまま演算結果として確定されるので、後続
するＡｄｄ命令に対してデータレジスタ５２→データセ
レクタ４１→データセレクタ４２の経路を利用して供給
することができる九め、タイムチャートは第４図（ｂ）
に示すようになる。

続出しアドレスレジスタ３６の内容と書込みアドレスレ
ジスタ３２〜３５の内容とをもとにして、バイパス制御
回路４０により、演算レジスタ３０の更新および参照の
関係ｔ−調べ、これによってデータセレクタ４１．４２
’ｉ制御している。

演算処理装置５０は、与えられた入力データに対して命
令制御装置１１１０からの指示通りに演算′！ｉｌ−笑
行しているだけであり、入力データが正しいデータであ
るか、あるいは不正なデータであるか？判断するための
手段を備えていない。

この究め、不正なデータに対しても正しいデータが入力
され友かのように振舞い、誤つ比演算結果を出力する。

例えば、演算レジスタバイパス制御回路１０の誤動作に
より、第３図の４番目の命令Ａｄｄによる演算レジスタ
３０の内容几２のオペランドとして、３番目の命令Ｌｏ
ａｄに対する演算結果の代シに、１番目の命令Ｌｏａｄ
に対する演算レジスタ３０の内容Ｒ１への書込みデータ
を入力しても誤りは検出されない。

（発明が解決しようとする問題点ン 上述した従来のデータ処理装置では、演算レジスタバイ
パス制御回路の誤動作により不正なデータが後続命令の
入力オペランドとしてバイパスされることがあり、この
ような場合には演算処理結果はデータ化けどなって現れ
、正常な演算処理のなかに埋没してしまうと云う欠点が
ある。

すなわち、上記のような誤動作は最終的な演算処理結果
を丹念にチェックすることによって始めて発明されろ場
合が多く、通常は正しい演算処理結果として取扱われて
しまう危険性があると云う欠点がある。

本発明の目的は、演算レジスタをバイパスして後続命令
にデータを供給する几め、複数組のデータバス上のデー
タのそれぞれに演算レジスタのアドレス情報を付加する
ことにより、データ化けを起丁ことがないように構成し
ｔデータ処理装置を提供することにある。

（問題点を解決するための手段〕 本発明によるデータ処理装置は複数語の演算レジスタと
、演算レジスタバイパス制御回路と、複数個のアドレス
レジスタと、セレクタと、比較回路と、フリップフロッ
プとを具備して構成し几ものである。

演算レジスタバイパス制御回路は、先行する第１の演算
命令により演算結果が格納されている第１のアドレスと
、後続する第２の演算命令により参照される第２のアド
レスとが一致したときに第１の演算命令の最終的な演算
結果として確足したデータを第２の演算命令のオペラン
ドデータとして使用し、複数組のデータバスにより演算
レジスタのアドレスをバイパス制御回路するように制御
するためのものである。

複数個のアドレスレジスタは、複数組のデータバスの各
データに対応して演算レジスタのアドレスを保持する九
めのものである。

セレクタは、複数組のデータバス上のデータと各データ
に対応する演算レジスタのアドレスのなかから第２の演
算命令のオペランドデータか、あるいはオペランドデー
タに対応する演算レジスタのアドレスかを選択する几め
のものである。

比較回路は、第２の演算命令により参照される第２のア
ドレスと、セレクタによって選択されたアドレスと金比
収するためのものである。

フリップフロップは、比較回路において不一致が検出さ
れ几ときに複数組のデータバスを経由してデータを送る
のを禁止する信号を送出するためのものである。

（笑施例） 次に、本発明について図面を参照して説明する。

第１図に、本発明によるデータ処理装置の一笑施例を示
すブロック図である。第１図において、４３．４４はそ
れぞれセレクタ、３７．３８はそれぞれアドレスレジス
タ、３９は比較回路、６０はフリップフロップである。

いっぽう、命令制御装置１０．主記憶装［１２０、演算
レジスタ３０．演算レジスタ３０の書込みアドレスレジ
スタ３１〜３５％演算レジスタ３０の読出しレジスタ３
６、演算レジスタ３０のバイパス制御回路４０．および
演算処理装置５０に関しては、第２図に示す従来技術に
よるデータ処理装置におけるものと同様な構成を有する
。

セレクタ４３は演算処理装置５０の内部の演算データを
選択すると同時に、各データに対応する演算レジスタ３
０のアドレスとして書込みアドレスレジスタ３２〜３５
の内容を選択してセレクタ４４に供給するためのもので
ある。セレクタ４４は演算レジスタ３０の読出しデータ
、あるいはセレクタ４３からの選択されたデータのうち
の一方を選択し、演算処理装［５０に入力データとして
供給するとともに、セレクタ４３からのアドレス情報、
あるいは読出レアドレスレジスタ３６の一方を選択して
出力する几めのものである。

アドレスレジスタ３７は演算レジスタ３０の読出しレジ
スタ３６の内容を受け、演算命令が参照しようとする演
算レジスタ３０のアドレスを保持するｔめのものである
。アドレスレジスタ３８はセレクタ４４のアドレス情報
を受けて、実際に演算処理装置５０の入力データとして
供給された演算レジスタ３０のアドレス、あるいは入力
データを格納しようとしている演算レジスタ３０のアド
レスを保持するためのものである。

比較回路３９は、アドレスレジスタ３７．３８にそれぞ
れ保持されているアドレス情報を比較し、一致信号を送
出する。フリップフロップ６０に上記一致信号を入カレ
、不一致を検出しているときにＩＮＨ信号を演算レジス
タバイパス制御回路４０へ送出するためのものである。

第１図に示すデータ処理装置では、演算レジスタバイパ
巧制御＠路４０の誤動作により第３図に示す４番目の命
令Ａｄｄに対する演算レジスタ３０の内容Ｒ２のオペラ
ンドとして、３番目の命令Ｌｏａｄに対する演算結果、
すなわちデータレジスタ５２の内容の代りに１番目の命
令Ｌｏａｄに対する演算レジスタ３０の内容１（＋１へ
の書込みデータ、すなわちデータレジスタ５５の内容を
セレクタ４４．４３で選択する。これにより、アドレス
レジスタ３８には演算レジスタ３０の内容Ｒ２のアドレ
スの代りに、演算レジスタ３０の内容Ｒ１のアドレスが
データの場合と同様に選択され、マシンサイクル５でセ
ットされる。このとき、アドレスレジスタ３７には演算
レジスタ３０の内容Ｒ２のアドレスがセットされている
ため、比較回路３９より送出される一致信号が不一致全
検出し、フリップフロップ６０より演算レジスタバイパ
ス制御回路４０へＩＮ）ｌ信号が送出されろ。

以後、第１の演算命令の最終的な演算結果として確定さ
れたデータが第２の演算命令のオペランドデータとして
使用さｎ、ｙｎレジスタ３ｏ６バイパスして供給される
複数組のデータバスを経由したデータの取込みが禁止さ
れろ。

（発明の効果） 以上説明し友ように本発明は、演算レジスタをバイパス
して後続命令に供給するため、複数組のデータバス上の
各データに演算レジスタのアドレス情報を付加すること
により、異なつ几データ間の識別が可能となるため、演
算レジスタのバイパス動作の誤Ｖを直ちに検出できると
云う効果がある。

上記比較結果が不一致のときには、演算レジスタをバイ
パスして後続命令に供給するための複数組のデータバス
を経由したデータを演算装置に取込むことが禁止されて
いるので、上記バイパス動作に誤りが生じても正常なデ
ータを使って演算処理を実行できると云う効果がある。

従って、従来のように原因不明のデータ化けなどが潜入
する危険性を回避することができ、演算処理結果の信頼
性、すなわちデータ処理装置の信頼性を向上させると云
う効果がある。

【図面の簡単な説明】

第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 第２図は、従来技術によるデータ処理装置の一例を示す
ブロック図である。 第３図は、データ処理装置で実行される命令シーケンス
の一例を示す説明図である。 第４図（ａ）、（ｂ）は第３図に示す命令シーケンスを
示すタイムチャートである。 １０・・・命令制御装置　　２０・・・主記憶装置３０
・・・演算レジスタ ３１〜３８・・・レジスタ　　３９・・・比較回路４０
・・・演算レジスタバイパス制御回路４１〜４４・・・
セレクタ ５０・・・演算処理装置 ６０・・・フリップフロップ 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　　壽ｙｌｒ！！Ｊ ｙＰ２図 ３Ｂ １、ＬｏａＪ　　　ＰＩ　”　　（Ｍｅｎ）Ｚ、　　　
　　　　Ａｄｃｌ　　　　　　Ｒ１←　　（Ｒ１）十　
＜Ｍｅｙｎ）３、　　　　Ｌｏａｄ　　　ＲＺ−（Ｍｅ
ｎ）４、　　　　　Ａｄｄ　　　　Ｒ２°　（Ｒ２）十
（Ｍｅｎｔ）才４図 （ａ） ｔ＋　ｔｚ　ｔｓ　ｔ４ｔｔ；　ｔｂ　ｊ７　ｔｓ　ｔ
ｙ　ｔｉｅ　ｔ＋＋　ｔａ　ｋ　ｋ　ｔｓ　ｔｒｓ−−
マシンブイクＩＬ （ｂ） −−マンンサイグル

Claims (1)

【特許請求の範囲】
1. 複数語の演算レジスタと、先行する第１の演算命令によ
   り演算結果が格納される第１のアドレスと後続する第２
   の演算命令により参照される第２のアドレスとが一致し
   たときに前記第１の演算命令の最終的な演算結果として
   確定したデータを前記第２の演算命令のオペランドデー
   タとして使用し、複数組のデータバスにより前記演算レ
   ジスタのアドレスをバイパスして供給するように制御す
   るための演算レジスタバイパス制御回路と、前記複数組
   のデータバスの各データに対応して前記演算レジスタの
   アドレスを保持するための複数個のアドレスレジスタと
   、前記複数組のデータバス上のデータと前記各データに
   対応する前記演算レジスタのアドレスのなかから前記第
   ２の演算命令のオペランドデータか、あるいは前記オペ
   ランドデータに対応する前記演算レジスタのアドレスか
   を選択するためのセレクタと、前記第２の演算命令によ
   り参照される前記第２のアドレスと前記セレクタによつ
   て選択されたアドレスとを比較するための比較回路と、
   前記比較回路において不一致が検出されたときに前記複
   数組のデータバスを経由してデータを送るのを禁止する
   信号を送出するためのフリップフロップとを具備して構
   成したことを特徴とするデータ処理装置。