KR0173246B1 - 고속 이진 영상 프로젝션 처리장치 - Google Patents

고속 이진 영상 프로젝션 처리장치 Download PDF

Info

Publication number
KR0173246B1
KR0173246B1 KR1019950055807A KR19950055807A KR0173246B1 KR 0173246 B1 KR0173246 B1 KR 0173246B1 KR 1019950055807 A KR1019950055807 A KR 1019950055807A KR 19950055807 A KR19950055807 A KR 19950055807A KR 0173246 B1 KR0173246 B1 KR 0173246B1
Authority
KR
South Korea
Prior art keywords
pixel clock
data
pair
address
binary image
Prior art date
Application number
KR1019950055807A
Other languages
English (en)
Other versions
KR970057705A (ko
Inventor
김종식
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019950055807A priority Critical patent/KR0173246B1/ko
Publication of KR970057705A publication Critical patent/KR970057705A/ko
Application granted granted Critical
Publication of KR0173246B1 publication Critical patent/KR0173246B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/12—Picture reproducers
    • H04N9/31—Projection devices for colour picture display, e.g. using electronic spatial light modulators [ESLM]
    • H04N9/3179—Video signal processing therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Image Processing (AREA)

Abstract

본 발명은 고속 이진 영상 프로젝션 처리장치에 관한 것으로, X축 어드레스 발생용 한쌍의 카운터와, Y축 어드레스 발생용 카운터 및 멀티플렉서로 구성되는 어드레스 발생부와, X축 처리 데이타를 저장하는 한쌍의 레지스터와, 상기 레지스터에서 출력되는 데이타를 +1 증가시키는 한쌍의 +1 회로와, 9비트 카운터와 멀티플렉서를 구비하는 데이타 처리부를 포함하여, 픽셀 클럭이 1일 때 상기 한쌍의 카운터 중 제1 카운터가 발생시킨 어드레스의 데이타는 상기 한쌍의 레지스터 중 제1 레지스터에 의해 읽어들여져 일시 저장되며, 상기 픽셀 클럭이 0로 되었다가 다음 픽셀 클럭의 1이 될 때까지 덧셈 연산을 수행하며, 상기 다음 픽셀 클럭의 0인 동안 쓰기가 수행되며, 상기 다음 픽셀 클럭이 1일 때 상기 한쌍의 레지스터 중 제2 카운터가 발생시킨 어드레스의 데이타는 상기 제2 레지스터에 의해 읽어들여져 일시 저장되며, 상기 다음 픽셀 클럭이 0로 되었다가 그 다음 픽셀 클럭의 1이 될 때까지 덧셈 연산을 수행하며, 상기 그 다음 픽셀 클럭의 0인 동안 쓰기가 수행된다.

Description

고속 이진 영상 프로젝션 처리 장치
제1도는 본 발명에 의한 고속 이진 영상 프로젝션(Projection) 처리 장치의 구성을 보이는 블럭도이다.
제2도는 2주기의 픽셀 클럭동안 읽기, 쓰기 및 덧셈연산이 이루어지는 타이밍 차트이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 어드레스 발생부 20 : 제어부
30 : 메모리부 40 : 데이타 처리부
본 발명은 고속 이진 영상 프로젝션(Projection) 처리 장치에 관한 것으로, 특히 영상 데이타의 고속 처리를 위하여 프로젝션 알고리즘을 하드웨어로 구현하는 고속 이진 영상 프로젝션(Projection) 처리 장치에 관한 것이다.
이진 영상 프로젝션이라 함은 이진 영상에 대하여 기준 축(예를들면, X축과 Y축)에 대하여 데이타를 합산한 결과를 구하여 영상처리에 이용하는 것으로서 2차원 데이타를 1차원 데이타로 바꾸어주고 이것을 이용하여 물체의 크기, 위치, 방향등의 정보를 구하여 고속으로 영상처리를 하는 방법이다.
이진 영상 프로젝션의 예를 다음에 간단히 설명한다.
이와같은 이진 영상 프로젝션 처리는 대상체의 존재를 개략적으로 받아들이는 것, 결함의 판정, 1차 모멘트 중심의 계산 등에 유용하게 사용될 수 있다. 대상체의 존재를 개략적으로 받아들이는 것은 대상체가 X축 또는 Y축 상에서 확실하게 분리되는 경우에 상당히 유효하다.
결함 부분의 판정에는 이진 프로젝션 화상처리 결과로서 결함부분이 표시되는 화상인 경우, 결함부분을 1, 비 결함부분을 0로 나타내어 X축 프로젝션이 4이상이면 화상전체를 결함이 있는 것으로 본다라는 판정조건에서 결함을 검출한다.
이와같은 화상처리 방법은 다수의 화소를 대상으로 연산을 행하는 것이기 때문에 시간이 많이 걸리는 문제점이 있다. 따라서, 빠른 처리를 위해서는 고속 연산을 행하는 집적회로가 개발되던가 아니면 병렬구조의 프로세서가 개발되어야 할 필요가 있다.
본 발명은 상기와 같은 필요에 의해 안출된 것이며, 본 발명의 목적은 고속으로 이진 영상 프로젝션 처리를 행하는 하드웨어를 제공하는 고속 이진 영상 프로젝션 처리장치를 제공하는 것이다.
본 발명의 다른 목적은 고속으로 이진 영상 프로젝션 처리를 행하기 위해 병렬 구조를 가지며, 읽기/쓰기와 동시에 처리를 수행하는 고속 이진 영상 프로젝션 처리장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 프로젝션된 데이타의 저장을 위해 어드레스를 발생시켜주는 어드레스 발생부와, 이진 영상 데이타를 처리하는 데이타 처리부와, 각 부분의 제어와 읽기/쓰기 제어신호를 발생시키는 제어부와, 이진 영상 데이타 및 그 처리결과 데이타를 저장하는 메모리부를 구비한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도에 본 발명에 의한 고속 이진 영상 프로젝션(Projection) 처리 장치의 구성을 보이는 블록도가 도시된다.
본 발명에 의한 장치는 프로젝션된 데이타의 저장을 위해 어드레스를 발생시켜주는 어드레스 발생부(10)와, 이진 영상 데이타를 처리하는 데이타 처리부(40)와, 각 부분의 제어와 읽기/쓰기 제어신호를 발생시키는 제어부(20)와, 이진 영상 데이타 및 그 처리결과 데이타를 저장하는 메모리부(30)로 구성된다.
상기 어드레스 발생부(10)는 X축 어드레스 발생용 한쌍의 8비트 카운터(11,12)와, Y축 어드레스 발생용 9비트 카운터(14) 및 멀티플렉서(13)로 구성된다. 상기 데이타 처리부(40)는 X축 처리 데이타를 저장하는 한쌍의 9비트 레지스터(41,43)와, 상기 레지스터에서 출력되는 데이타를 +1 증가시키는 한쌍의 +1 회로(42,44)와, 9비트 카운터(46)와 멀티플렉서(45)로 구성된다.
이하 본 발명의 작용, 효과를 설명한다.
카메라 등으로 촬영된 영상이 아날로그/디지탈 변환기 등에 의해 디지탈 데이타로 변환되고, 이 디지탈 영상 데이타가 룩 업 테이블(Look-Up Table)에서 이진 영상으로 변환되어 이진화 처리장치로부터 제어부(20)에 입력된다. 제어부(20)는 X축과 Y축에 대해 프로젝션을 수행하기 위해 어드레스 발생부(10)에 상기 이진 영상 데이타를 입력한다.
Y축 방향의 프로젝션은 수평선에 대해서 더해주면 되기 때문에 특정 좌표값에 대해 연속적으로 데이타가 나오므로 수평동기 신호에 동기하여 프로젝션을 수행하면 되므로, 영상신호로부터 수평동기 신호를 분리하여 상기 카운터(14)로 카운트하여 그 카운트 값이 +1 증가할 때마다 메모리부(30)의 어드레스를 증가시켜 Y축 프로젝션 값을 저장하면 된다.
X축은 프로젝션은 특정 X 좌표값에 대하여 각 수평 주사선마다 상기 X 좌표값에 도달할 때마다 그 X 좌표에서의 2진 영상 데이타를 가산하여야 하므로 하나의 픽셀 클럭마다 1번의 메모리 쓰기와 1번의 메모리 읽기를 하고, 그 읽어들인 데이타를 덧셈 연산하여야 한다. 그런데 이와같이 하나의 픽셀 클럭마다 1번의 메모리 쓰기와 1번의 메모리 읽기 및 덧셈 연산하기에는 픽셀 시간이 모자란다. 따라서 이것을 해결하기 위하여 2개의 픽셀 클럭마다 X축 방향의 프로젝션 수행부분을 2개를 만들어서 하나가 메모리 읽기/쓰기를 할 동안 다른 것이 덧셈 연산을 할 수 있도록 한다.
이진 영상 데이타는 화소가 512×512이므로 Y축 프로젝션 수행시 512개의 수평주사 시간을 카운트해야 하므로, 제어부(20)는 상기 이진 영상 데이타 중에서 수평 동기 신호를 어드레스 발생부(10)의 카운터(14)로 카운트하여 메모리부(30)의 Y축 어드레스를 발생시킨다. Y축 어드레스가 발생하면 제어부(20)는 멀티플렉서(13)을 제어하여 Y축 어드레스가 메모리(30)에 입력되어 그 해당 어드레스를 지정하게 된다.
이렇게 어드레스가 지정되면 그 어드레스로부터 데이타를 읽어들여 데이타 처리부(40)의 카운터(46)가 덧셈 연산을 행한다. 이 연산은 하나의 수평동기 신호가 입력될 때마다 행하여지고 제어부(20)는 멀티플렉서(45)를 제어하여 카운터(46)가 덧셈한 결과를 상기 지정된 어드레스에 저장한다.
한편, X축 프로젝션은 각 주사선마다 각 X 좌표에 대응하는 값을 덧셈하여 지정된 어드레스에 저장한다. 그런데 한개의 픽셀 클럭동안 메모리부(30)에 쓰기를 하고 읽기를 하여 연산을 행하기에는 시간이 한개의 픽셀 클럭기간을 초과하므로, 2개의 픽셀 클럭 동안 2개의 X 좌표값에 대하여 하나가 메모리부(30)에 읽기/쓰기를 수행하는 동안 나머지 하나는 덧셈연산을 행한다. 이렇게 두개의 픽셀기간 동안 두개의 X 좌표에 대하여 프로젝션을 수행하기 위해 어드레스 발생부(10)에 두개의 카운터(11,12)가 포함되며, 그 카운터(11,12)들은 제어부(20)로부터 제어신호를 입력받아 카운트하여 메모리부(30)의 어드레스를 발생시킨다. 예를들면, 제1 카운터(11)가 n을 카운트하면 제2 카운터(12)는 n+1을 카운트하여 제1 카운터(11)가 읽기 어드레스를 발생시키는 동안 제2 카운터(12)는 연산 어드레스를 발생시킨다.
제2도에 2주기의 픽셀 클럭동안 읽기, 쓰기 및 덧셈연산이 이루어지는 타이밍 차트가 도시된다.
픽셀 클럭(CLKn)이 1일 때 제1 카운터(11)가 발생시킨 어드레스의 데이타는 제1 레지스터(41)에 의해 읽어들여져 일시 저장되며, 픽셀 클럭(CLKn)이 0로 되었다가 픽셀 클럭(CLKn+1)의 1이 될 때까지 덧셈 연산을 수행하며, 픽셀 클럭(CLKn+1)의 0인 동안 쓰기가 수행된다. 픽셀 클럭(CLKn+1)이 1일 때 제2 카운터(12)가 발생시킨 어드레스의 데이타는 제2 레지스터(43)에 의해 읽어들여져 일시 저장되며, 픽셀 클럭(CLKn+1)이 0로 되었다가 픽셀 클럭(CLKn+2)의 1이 될 때까지 덧셈 연산을 수행하며, 픽셀 클럭(CLKn+2)의 0인 동안 쓰기가 수행된다. 이렇게 하여 2개의 픽셀 클럭 동안 메모리부(30)의 2개의 어드레스가 지정되어 하나에서 읽기/쓰기가 수행되는 동안, 다른 하나에서 덧셈연산이 수행된다.
덧셈 연산은 X 좌표값에 해당하는 이진화 영상 데이타가 1인 경우 제어부(20)의 제어에 의해 +1 회로(42,44)에서 수행되어 멀티플렉서(45)를 통해 메모리부(30)에 저장된다. 제2 카운터(12)가 발생시킨 어드레스에는 제2 레지스터(43)에 저장된 데이타의 이진화 값에 따라 +1 회로(44) 덧셈 연산되어 멀티플렉서(45)를 통해 메모리부(30)에 저장된다.
프로젝션된 결과를 저장하기 위한 메모리로 영상신호의 발생시간(예; 약 80 nsec)동안 1번의 읽기와 1번의 쓰기를 수행해야 하므로 빠른 동작을 할 수 있는 SRAM(Static Random Access Memory)을 사용한다. 프로젝션 데이타를 메모리부(30)에 저장하고 영상의 크기에 따라 대응하는 용량의 SRAM을 사용한다. 예를들면, 영상의 크기가 512×512이므로 9비트 SRAM을 사용한다.
이상 설명한 바와 같이 본 발명에 의하면 프로젝션 처리를 병렬 구조로 된 프로세서를 사용하여 2개의 픽셀 클럭 동안 메모리부의 2개의 어드레스가 지정되어 하나에서 읽기/쓰기가 수행되는 동안, 다른 하나에서 덧셈연산이 수행되게 함으로써 고속 프로젝션 처리가 가능하고, 고속의 실시간 이진 영상 프로젝션 기능을 수행할 수 있다.

Claims (3)

  1. 이진 영상 프로젝션 처리장치에 있어서, 프로젝션된 데이타의 저장을 위해 어드레스를 발생시켜주는 어드레스 발생부와, 이진 영상 데이타를 처리하는 데이타 처리부와, 각 부분의 제어와 읽기/쓰기 제어신호를 발생시키는 제어부와, 이진 영상 데이타 및 그 처리결과 데이타를 저장하는 메모리부를 구비하는 것을 특징으로 하는 고속 이진 영상 프로젝션 처리장치.
  2. 제1항에 있어서, 상기 어드레스 발생부는 X축 어드레스 발생용 한쌍의 카운터와, Y축 어드레스 발생용 카운터 및 멀티플렉서로 구성되고, 상기 데이타 처리부는 X축 처리 데이타를 저장하는 한쌍의 레지스터와, 상기 레지스터에서 출력되는 데이타를 +1증가시키는 한쌍의 +1 회로와, 9비트 카운터와 멀티플렉서(45)를 구비하는 것을 특징으로 하는 고속 이진 영상 프로젝션 처리장치.
  3. 제1항 또는 제2항에 있어서, 픽셀 클럭이 1일 때 상기 한쌍의 카운터 중 제1 카운터가 발생시킨 어드레스의 데이타는 상기 한쌍의 레지스터 중 제1 레지스터에 의해 읽어들여져 일시 저장되며, 상기 픽셀 클럭이 0로 되었다가 다음 픽셀 클럭의 1이 될 때까지 덧셈 연산을 수행하며, 상기 다음 픽셀 클럭의 0인 동안 쓰기가 수행되며, 상기 다음 픽셀 클럭이 1일 때 상기 한쌍의 레지스터 중 제2 카운터가 발생시킨 어드레스의 데이타는 상기 제2 레지스터에 의해 읽어들여져 일시 저장되며, 상기 다음 픽셀 클럭이 0로 되었다가 그 다음 픽셀 클럭의 1이 될 때까지 덧셈 연산을 수행하며, 상기 그 다음 픽셀 클럭의 0인 동안 쓰기가 수행되는 것을 특징으로 하는 고속 이진 영상 프로젝션 처리장치.
KR1019950055807A 1995-12-23 1995-12-23 고속 이진 영상 프로젝션 처리장치 KR0173246B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950055807A KR0173246B1 (ko) 1995-12-23 1995-12-23 고속 이진 영상 프로젝션 처리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950055807A KR0173246B1 (ko) 1995-12-23 1995-12-23 고속 이진 영상 프로젝션 처리장치

Publications (2)

Publication Number Publication Date
KR970057705A KR970057705A (ko) 1997-07-31
KR0173246B1 true KR0173246B1 (ko) 1999-03-20

Family

ID=19443986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950055807A KR0173246B1 (ko) 1995-12-23 1995-12-23 고속 이진 영상 프로젝션 처리장치

Country Status (1)

Country Link
KR (1) KR0173246B1 (ko)

Also Published As

Publication number Publication date
KR970057705A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
EP0827114A2 (en) Method and apparatus for texture data
US5887079A (en) Image processing apparatus
KR0173246B1 (ko) 고속 이진 영상 프로젝션 처리장치
US5062142A (en) Data processor producing a medial axis representation of an extended region
JP3132771B2 (ja) 画像蓄積装置及びこれを具える画像処理装置
JPS6061853A (ja) 情報処理装置
JP2962148B2 (ja) 画像処理装置
JP2861435B2 (ja) パイプライン形演算装置
JP2609628B2 (ja) メモリアドレス制御装置
KR950013277A (ko) 특정화소 좌표 저장장치
KR900006531B1 (ko) 2치 화상의 대물면적 계산회로
JPS6188379A (ja) 画像処理装置
JPS63163579A (ja) 図形境界ベクトル発生回路
JPH05314256A (ja) 画像データ処理装置
JPS5945577A (ja) 画像メモリアドレシング方式
JPS59142679A (ja) 画像の射影分布検出回路
JPS6386083A (ja) アフイン変換方式
JPH0750504B2 (ja) パタ−ン認識装置
JPH01112449A (ja) 速度変換メモリ装置
JPH07175932A (ja) 画像処理装置
JPH09185718A (ja) 自動パターン欠陥検査装置
JPS6354641A (ja) 画像処理用メモリ装置
JPH0233672A (ja) 記憶回路及び画像処理装置
JPH0737101A (ja) 画像処理装置
JP2000172837A (ja) 画像処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee