JPS63163579A - 図形境界ベクトル発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は図形処理装置、特に輪郭抽出された図形画像の
データを線分の集合として表すベクトルに変換するため
のベクトル発生回路に関する。

〔発明の概要〕

本発明は輪郭抽出された図形画像の格納される２次元画
像メモリの画素をＸ又はＹ方向に高速に連続読み出しを
行い、画素の存在する始点、終点アドレスをパイプライ
ン的に、主計算機から読み出し可能なメモリ上に順次格
納し、高速な処理を実現すると同時に主計算機の負荷を
軽減するものである。

〔従来の技術〕

従来、図形処理装置は第７図に示すように、処理される
図形データを格納した画像メモリを主計算機に直接接続
して主計算機により一画素づつ処理を行っていた。この
図形処理装置は非常に節単であり装置構成上からも一般
的な方法となっている。

〔発明が解決しようとする問題点〕

しかしながら、従来の図形処理装置は第３図ａに示され
るような輪郭図形を処理し始点、終点座標で表される線
分で構成されるベクトルに変換しようとする場合、主計
算機は始点、終点画素を検出する為に膨大な量の画素を
一つづつ読み込んでは検査する必要がある。かつ画素の
直線連続性を検出する為に第４図に示すように常に（ｘ
ｉ、ｙｉ）を中心として（ｘｉ＋１．ｙｉ）　　（ｘｉ
−１゜ｙｉ）　（ｘｉ、　ｙｉ＋１）　（Ｘｉ、　）’
ｔ　　１）の４近傍画素を判定する必要があり、主計算
機の負荷が大きくかつ処理時間も膨大なものとなるとい
った不具合が顕著であった。

〔問題点を解決するための手段〕

そこで本発明は従来のこの欠点を解決する為に画素単位
で示されるアドレス発生回路を付加し、かつ水平、垂直
方向に直線連続性のある一連の画素の始点、終点アドレ
スを始点、終点アドレス検出部、アドレスカウンター２
−１回路、−敗検出器等で構成された簡単な回路を用い
て検出し、始点、終点アドレス格納メモリに連続してパ
イプライン的に格納するようにしたものである。

〔作用〕

上記のように構成された図形境界ベクトル発生回路に対
し主計算機より動作指令を行うと、前記回路は高速に画
素アドレスを発生させ、連続する画素の始点、終点アド
レスを検出しては次々に主計算機から読み出し可能なメ
モリに格納していく。

これにより主計算機は前記回路の動作が終了した時点で
、始点、終点アドレス格納メモリ内のデータのみを処理
すればよい。

〔実施例〕

以下、本発明を図面に示す実施例に基づいて説明する。

本発明による図形処理装置の例を第２図に示す。始点、
終点発生回路１は画像メモリの内容を順次読み取り、連
続する画素の始点、終点座標を発生させた後、始点、終
点格納部に格納する。

この始点、終点格納部の内容は主計算機からも読み出し
可能である。

今、第１図において始点、終点アドレス検出部３は、画
像メモリの画素骨のクロックパルスが与えられ、クロッ
クに同期して画素アドレスカウンタ４，５で示される画
素の内容を画素データ入力より受け、連続画素の始点及
び終点＋１を示すパルスがそれぞれ出力される。ここで
アドレスカウンタ４，５はＸ方向、Ｙ方向いずれのアド
レス発生も可能である０画素アドレスカウンタ４．５の
出力は、アドレスクロックにより更新されながら画像メ
モリへ与えられる。この時、始点アドレスは、始点検出
パルスにより始点アドレスラッチ６にラッチされ、一方
路点アドレスは一１回路７により一１補正された後、−
敗検出回路８により２画素以上連続であることを判定し
た後、終点検出パルスにより始点アドレスラフチロの内
容と共にメモリアドレスポインタＩＯで示される始点、
終点アドレス格納メモリに格納される。この時、メモリ
アドレスポインタｌＯの内容は更新される。

さて、このように構成された装置は原理的には次のよう
にしてベクトル化の為の始点、終点アドレスを格納する
。以下、第３図ａで示されるＦｉＬ４１な例をもとにし
て説明する。

まず、連続読み出しを行う領域のスタート座標を（０，
０）にするため、アドレスカウンタ４゜５の内容を（０
，０）に初期化した後、ｌＯ×１０−１００の画素数に
相当するアドレスクロックを始点、終点アドレス検出回
路に入力し、＋Ｘ方向に＋１していくとアドレス（２，
２）において、始点アドレス（８，２）において終点ア
ドレスが検出される。以下（始点、終点）は＋（２，５
）（３，５）ｌ、　　（（３，６）（４，６）１．　　
（（４，７）（５，７））　　（（５，８）（８，８）
）が始点、終点アドレスメモリ９に格納される。

次にＹ軸方向に連続する画素の始点、終点を求めるため
に再度アドレスカウンタ４．５を初期化したＢ、ｔｏｏ
回のアドレスクロックを入力し、＋Ｙ方向に＋１してい
くと同様に（（２，２）（２゜５）１．　　（（３，５
）（３，６＞１．　　＋（４゜６）　　（４，７＞）、
　　（（５，７）　　（５，８）＋［（８，２）　　（
８，８）ｌが始点、終点アドレスメモリ９に連続したデ
ータとしてパイプライン的に格納される。この時アドレ
ス増加方向に対し２画素以上の直線連続性のない画素は
始点、終点アドレスが一致するので、−数構出回路８で
除去され始点、終点アドレス格納メモリ９には格納され
ない。

こうして得られた始点、終点アドレスメモリの内容は第
５図の様になる。主計算機はこの内容を検索し同一アド
レスの画素を検出しては連続したベクトルの形に再構成
する。こうして得られたベクトルのデータ例を第６図に
示し、ベクトル化した図形データを第３図ｄに示す。こ
の結果を用いて、いろいろな図形処理に応用することが
可能である。

〔発明の効果〕

従って、この発明によれば膨大な量の画像データから必
要とする画素データのみ抽出し、かつ水平、垂直方向に
直線連続性のある画素については始点、終点アドレスの
みを連続してパイプライン的に格納できるので節易にし
て高速度に輪郭図形の処理が可能となり、かつ主計算機
は膨大な画素判定作業から開放されるのでここに実用上
多大な効果がある。

【図面の簡単な説明】

第１図はこの発明による図形境界ベクトル発生回路図、
第２図は本発明による図形処理装置の回路ブロック図、
第３図ａは処理図形の原画像図、第３図すはＸ方向処理
後の検出画素図、第３図ＣはＹ方向処理後の検出画素図
、第３図ｄはベクトル化処理後の画像図、第４図は主計
算機による４近傍探索図、第５図は始点、終点アドレス
格納メモリ内容を示す図、第６図はベクトル化処理後の
ベクトルデータ図、第７図は従来の図形処理装置の回路
ブロック図である。 １・・・始点２終点発生回路 ２・・・始点、終点格納部 ３・・・始点、終点アドレス検出部 ４−・・Ｘアドレスカウンタ ５・・・Ｙアドレスカウンタ ６・・・始点アドレスラッチ ７・・・−１回路 ８・・・−数構出回路 ９・・・始点、終点アドレス格納メモリｌＯ・・・メモ
リアドレスボインク 以上 出願人　セイコー電子工業株式会社 Ｖワ臂１期Ｌ１トべ７トル良生Ｅすを葛１０第　ｔ５ｉ 図升字ｆｌＬ界へ°゛クトル次４１ヨ路オｉＥ月］；よ
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Claims (1)

【特許請求の範囲】
1. 原図形を記憶した画像メモリと、この画像メモリ内容を
   処理するための主計算機を備えた図形処理装置において
   、前記画像メモリ上に記憶された輪郭線で構成される画
   像を順次読み出す手段と、前記画像メモリより出力され
   る輪郭線で構成される画像データを入力し、水平及び垂
   直方向の始点及び終点のアドレスを検出する手段と、前
   記アドレスを検出する手段の出力を順次格納するメモリ
   手段を具備したことを特徴とする図形境界ベクトル発生
   回路。