JPS6061853A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6061853A JPS6061853A JP58169149A JP16914983A JPS6061853A JP S6061853 A JPS6061853 A JP S6061853A JP 58169149 A JP58169149 A JP 58169149A JP 16914983 A JP16914983 A JP 16914983A JP S6061853 A JPS6061853 A JP S6061853A
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- Japan
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- address
- information
- processing
- read
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、情報処理技術さらには画像情報の処理に適
用して特に有効な技術に関するもので、たとえば、記憶
装置に格納されている画像情報をバイブライン処理する
のに利用して有効な技術に関するものである。
用して特に有効な技術に関するもので、たとえば、記憶
装置に格納されている画像情報をバイブライン処理する
のに利用して有効な技術に関するものである。
本発明者は、情報処理技術、例えば画像情報の処理技術
について以下に述べるような技術を開発した。
について以下に述べるような技術を開発した。
すなわち、被処理情報が格納された記憶装置に対して読
出と書込な時分割により同時的に行なうとともに、その
読出および書込のアドレスを順次走査移動させ、上記記
憶装置から読出はれた被処理情報を処理部に順次入力さ
せる一方、この処理部から順次出力される処理情報を上
記記憶装置に書込むことにより、上記記憶装置に格納さ
れた情報の処理結果な再びその記憶装置に格納させる、
というものである。
出と書込な時分割により同時的に行なうとともに、その
読出および書込のアドレスを順次走査移動させ、上記記
憶装置から読出はれた被処理情報を処理部に順次入力さ
せる一方、この処理部から順次出力される処理情報を上
記記憶装置に書込むことにより、上記記憶装置に格納さ
れた情報の処理結果な再びその記憶装置に格納させる、
というものである。
しかしかかる技術においては、上記処理部から出力され
てくる処理情報の記憶装置への書込位置が、上記処理部
における処理時間によって、該処理情報に対応する被処
理情報が記憶されていた元の位置から後方へすれてしま
い、これにより例えば画像情報の場合は、画面の位置関
係が乱されてしまう、という問題点が生ずるということ
が本発明者によってあきらかとされた。
てくる処理情報の記憶装置への書込位置が、上記処理部
における処理時間によって、該処理情報に対応する被処
理情報が記憶されていた元の位置から後方へすれてしま
い、これにより例えば画像情報の場合は、画面の位置関
係が乱されてしまう、という問題点が生ずるということ
が本発明者によってあきらかとされた。
この発明の目的は、処理情報を該処理情報に対応する被
処理情報が記憶されていた記憶位置に元どおりに戻すこ
とができるようにし、これにより例えば画像情報におい
ては、画面の位置関係を正しく保つことができるように
した情報処理技術を提供するものである。
処理情報が記憶されていた記憶位置に元どおりに戻すこ
とができるようにし、これにより例えば画像情報におい
ては、画面の位置関係を正しく保つことができるように
した情報処理技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、記憶装置から読出した情報を処理して該記憶
装置に書込んで戻す際に、その記憶装置に対する書込位
置な読出位置よりも後行させるようにすることにより、
被処理情報と処理情報の記憶位置関係を正しく対応させ
、これにより例えば画像情報の場合は画面の位置関係が
乱されるのを防止できるようにするという目的を達成す
るものである。
装置に書込んで戻す際に、その記憶装置に対する書込位
置な読出位置よりも後行させるようにすることにより、
被処理情報と処理情報の記憶位置関係を正しく対応させ
、これにより例えば画像情報の場合は画面の位置関係が
乱されるのを防止できるようにするという目的を達成す
るものである。
以下、この発明の代表的な実施例な図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第１図はこの発明に係る情報処理装置の一実施例を示す
。また、第２図はその動作例を示す。
。また、第２図はその動作例を示す。
同図に示す情報処理装置は、画像情報を例えばバイブラ
イン処理によつ工輪郭処理するように構成はれている。
イン処理によつ工輪郭処理するように構成はれている。
その主要な構成部分は、ＲＡＭ（ランダムアクセス・メ
モリ）からなる画像情報記憶装置（以下、ビデオラム、
Ｖ−ＲＡＭと称する。）１０、多数の演算レジスタＲ１
〜Ｒｎを直列に接続してなるバイブライン型情報処理部
１２、アドレス発生部１４などによって構成されている
。
モリ）からなる画像情報記憶装置（以下、ビデオラム、
Ｖ−ＲＡＭと称する。）１０、多数の演算レジスタＲ１
〜Ｒｎを直列に接続してなるバイブライン型情報処理部
１２、アドレス発生部１４などによって構成されている
。
Ｖ−ＲＡＭＩＯは、いわゆるビデオＲＡＭとしても機能
し、ここに記憶された情報すなわち画像情報が例えばラ
スタースキャン方式の０ＲＴ（ブラウン管）表示装置に
よって表示される。この場合、Ｖ−ＲＡＭＩＯのアドレ
スと表示画面の表示位置との間には一定の対応関係かも
た嘔れている。
し、ここに記憶された情報すなわち画像情報が例えばラ
スタースキャン方式の０ＲＴ（ブラウン管）表示装置に
よって表示される。この場合、Ｖ−ＲＡＭＩＯのアドレ
スと表示画面の表示位置との間には一定の対応関係かも
た嘔れている。
つまり、Ｖ−ＲＡＭＩＯの各アドレスに記憶される情報
が表示画面上の各画素にそれぞれ位置対応ばせられてい
る。例えば、Ｖ−ＲＡＭＩ Ｏにおけるアドレス（ｉ、
ｊ）は表示画面上の画素位置（ｉ、ｊ）に対応し、同様
に、アドレス（ｉ＋１゜ｊ）は表示画面上の画素位置（
ｉ＋１．ｊ）に、アドレス（ｉ＋２．ｊ）は表示画面上
の画素位置（ｉ＋２．ｊ）に、アドレス（ｉ＋ｎ、ｊ）
は表示画面上の画素位置（ｉ＋ｎ、ｊ）にそれぞれ対応
する。
が表示画面上の各画素にそれぞれ位置対応ばせられてい
る。例えば、Ｖ−ＲＡＭＩ Ｏにおけるアドレス（ｉ、
ｊ）は表示画面上の画素位置（ｉ、ｊ）に対応し、同様
に、アドレス（ｉ＋１゜ｊ）は表示画面上の画素位置（
ｉ＋１．ｊ）に、アドレス（ｉ＋２．ｊ）は表示画面上
の画素位置（ｉ＋２．ｊ）に、アドレス（ｉ＋ｎ、ｊ）
は表示画面上の画素位置（ｉ＋ｎ、ｊ）にそれぞれ対応
する。
処理部１２は、上記Ｖ−ＲＡＭＩＯから１アドレス分ず
つ読出される被処理情報ｆ （ｘ）を多数の演算レジス
タＲ１〜Ｒｎに順次通すことにより所定の処理操作を行
なう。その処理結果−１なわち処理情報ｇ （Ｘｌは上
記Ｖ−ＲＡＭＩＯに１７ド７ス分ずつ書込まれる。
つ読出される被処理情報ｆ （ｘ）を多数の演算レジス
タＲ１〜Ｒｎに順次通すことにより所定の処理操作を行
なう。その処理結果−１なわち処理情報ｇ （Ｘｌは上
記Ｖ−ＲＡＭＩＯに１７ド７ス分ずつ書込まれる。
アドレス発生部１４は、上記Ｖ−ＲＡＭＩＯの読出／書
込制御信号Ｒ／Ｗと同期するクロックφに基づいて動作
し、上記Ｖ−ＲＡＭＩＯの読出アドレスＡ（Ｒ）および
書込アドレスＡ（Ｗ）をそれぞれ１ずつ歩進（インクリ
メント）シながら発生する。これにより、」二記Ｖ−Ｒ
ＡＭＩＯの読出および書込のアドレスが順次走査移動さ
れるようになっている。
込制御信号Ｒ／Ｗと同期するクロックφに基づいて動作
し、上記Ｖ−ＲＡＭＩＯの読出アドレスＡ（Ｒ）および
書込アドレスＡ（Ｗ）をそれぞれ１ずつ歩進（インクリ
メント）シながら発生する。これにより、」二記Ｖ−Ｒ
ＡＭＩＯの読出および書込のアドレスが順次走査移動さ
れるようになっている。
上記アドレス発生部１４には２つのアドレス発生部１６
．１８が設けられている。一方のアドレス発生部１６は
読出アドレスＡ（Ｒ）を、他方のアドレス発生部１８は
書込アドレスＡ（Ｗ）をそれぞれ別個に発生する。そし
て、その２つのアドレスＡ（Ｒ）、Ａ（Ｗ）のいずれか
一方がセレクタ（選択回路）２０を介して上記Ｖ−ＲＡ
ＭＩＯのアドレスデータとなる。セレクタ２０は上記Ｖ
−ＲＡＭＩＯの読出／也込制御信号Ｒ／Ｗによって切換
制御烙れる。つまり、Ｖ−ＲＡＭＩＯから被処理情報ｆ
（ｘｌが読出さ才するときは読出アドレスＡ（Ｒ）に
よって該■−ＲＡＭ１０のアドレス指定が行なわれ、ま
たＶ−ＲＡＭＩＯに被処理情報ｇ （ｘｌが壮：込まれ
るときは書込アドレスＡ（Ｗ）によって該Ｖ−ＲＡＭＩ
Ｏのアドレス指定が行なわれる。
．１８が設けられている。一方のアドレス発生部１６は
読出アドレスＡ（Ｒ）を、他方のアドレス発生部１８は
書込アドレスＡ（Ｗ）をそれぞれ別個に発生する。そし
て、その２つのアドレスＡ（Ｒ）、Ａ（Ｗ）のいずれか
一方がセレクタ（選択回路）２０を介して上記Ｖ−ＲＡ
ＭＩＯのアドレスデータとなる。セレクタ２０は上記Ｖ
−ＲＡＭＩＯの読出／也込制御信号Ｒ／Ｗによって切換
制御烙れる。つまり、Ｖ−ＲＡＭＩＯから被処理情報ｆ
（ｘｌが読出さ才するときは読出アドレスＡ（Ｒ）に
よって該■−ＲＡＭ１０のアドレス指定が行なわれ、ま
たＶ−ＲＡＭＩＯに被処理情報ｇ （ｘｌが壮：込まれ
るときは書込アドレスＡ（Ｗ）によって該Ｖ−ＲＡＭＩ
Ｏのアドレス指定が行なわれる。
以上のようにして、被処理情報が格納されたＶ−Ｔ（Ａ
Ｍｉｏに対する読出と書込が、それぞれ１サイクルの期
間ごとに半サイクルずつ交互に行なわれるようになって
いる。つまり、被処理情報ｆ （ｘ）の読出と処理情報
ｇ （ｘ）の書込とが時分割で同時的に行なわれるよう
になっている。
Ｍｉｏに対する読出と書込が、それぞれ１サイクルの期
間ごとに半サイクルずつ交互に行なわれるようになって
いる。つまり、被処理情報ｆ （ｘ）の読出と処理情報
ｇ （ｘ）の書込とが時分割で同時的に行なわれるよう
になっている。
さらに、上記Ｖ−ＲＡＭＩＯのアドレスが、上記２つの
アドレス発生部１６．１８によって、書込と読出とで異
ならせられている。このとき、その書込アドレスＡ（Ｗ
）は、読出アドレスＡ（Ｒ）に対して、上記処理部１２
における処理時間すなわちここでは処理に要するサイク
ル数に相当する分だけ後行するようにしである。例えば
、−上記処理部１２において、入力された被処理情報ｆ
（ｘｉがｎサイクルかかって処理されるとすると、上
記書込アドレスＡ（Ｗ）は、そのｎサイクル分だけ前に
発せられた読出アドレスＡ（Ｒ）と同じになるように後
行する。
アドレス発生部１６．１８によって、書込と読出とで異
ならせられている。このとき、その書込アドレスＡ（Ｗ
）は、読出アドレスＡ（Ｒ）に対して、上記処理部１２
における処理時間すなわちここでは処理に要するサイク
ル数に相当する分だけ後行するようにしである。例えば
、−上記処理部１２において、入力された被処理情報ｆ
（ｘｉがｎサイクルかかって処理されるとすると、上
記書込アドレスＡ（Ｗ）は、そのｎサイクル分だけ前に
発せられた読出アドレスＡ（Ｒ）と同じになるように後
行する。
以上のような構成により、例えば次のような動作が行な
われる。
われる。
すなわち、第２図に示すように、Ｖ−ＲＡＭＩＯの読出
アドレスＡ（Ｒ）がｉ、ｉｌ１．ｉｌ２゜・・・、ｉ十
ｎの順に１ずつ歩進して指定されることにより被処理情
報ｆ（す＋ ｆ （ｔ ＋ １ ） ｔ ｆ （＋ ＋
２）、・・・ｆ（ｉｌｎ）が順次読出ばれるとする。
アドレスＡ（Ｒ）がｉ、ｉｌ１．ｉｌ２゜・・・、ｉ十
ｎの順に１ずつ歩進して指定されることにより被処理情
報ｆ（す＋ ｆ （ｔ ＋ １ ） ｔ ｆ （＋ ＋
２）、・・・ｆ（ｉｌｎ）が順次読出ばれるとする。
これらの被処理情報ｆ（ｉ）、ｆ（ｉｌＩＬｆ （ｉｌ
２Ｌ−ｆ （ｉ十ｎ）は上記処理部１２に順次入力され
る。そして、それぞれにｎサイクルの時間がかけられて
順次バイブライン処理される。他方、その処理装置１２
からは、ｎサイクルずつ遅れて処理された処理情報すな
わちそれぞれｎサイクル前に入力された被処理情報に対
応する処理情報ｇ （ｉ −ｎ ）、ｇ （ｉｌ１−ｎ
）＋ ｇ（ｉｌ２ ｎ）＋ ・・・、ｇ（ｉｌがｊ順
次出力されてくる。
２Ｌ−ｆ （ｉ十ｎ）は上記処理部１２に順次入力され
る。そして、それぞれにｎサイクルの時間がかけられて
順次バイブライン処理される。他方、その処理装置１２
からは、ｎサイクルずつ遅れて処理された処理情報すな
わちそれぞれｎサイクル前に入力された被処理情報に対
応する処理情報ｇ （ｉ −ｎ ）、ｇ （ｉｌ１−ｎ
）＋ ｇ（ｉｌ２ ｎ）＋ ・・・、ｇ（ｉｌがｊ順
次出力されてくる。
そして、それらの処理情報ｇ（ｉ ｎ）、ｇ（ｉ−ｌ−
１−ｎ）、ｇ（ｉｌ２−ｎ）、・・・、ｇ（ｎｌは上記
Ｖ−ＲＡＭＩＯに順次書込まれて再び戻される。
１−ｎ）、ｇ（ｉｌ２−ｎ）、・・・、ｇ（ｎｌは上記
Ｖ−ＲＡＭＩＯに順次書込まれて再び戻される。
このとき、その書込アドレスＡ（Ｗ）はそれぞれ、上記
処理部１２ＶＣおける処理時間に相当するｎサイクル前
に遡って指定される。これにより、処理情報ｇ（ｉ ｎ
Ｌ ｇ（ｉｌ１−ｎ）、ｇ（ｉｌ２−ｎ）、・・・、ｇ
（ｎｌは、これらの処理情報に対応する被処理情報が格
納されていた元のアドレスｉ−ｎ、ｉ＋１−ｎ、ｉ＋２
−ｎ、−、ｉＶＣ戻って格納はれる。そして、これによ
り被処理情報と処理情報とのＶ−ＲＡＭＩＯ内での記憶
位置関係が正しく保たれ、例えば第３図に示すように、
画面上の位置関係が乱されるのを確実に防ぐことができ
る。
処理部１２ＶＣおける処理時間に相当するｎサイクル前
に遡って指定される。これにより、処理情報ｇ（ｉ ｎ
Ｌ ｇ（ｉｌ１−ｎ）、ｇ（ｉｌ２−ｎ）、・・・、ｇ
（ｎｌは、これらの処理情報に対応する被処理情報が格
納されていた元のアドレスｉ−ｎ、ｉ＋１−ｎ、ｉ＋２
−ｎ、−、ｉＶＣ戻って格納はれる。そして、これによ
り被処理情報と処理情報とのＶ−ＲＡＭＩＯ内での記憶
位置関係が正しく保たれ、例えば第３図に示すように、
画面上の位置関係が乱されるのを確実に防ぐことができ
る。
第３図は、上記被処理情報ｆ （ｘＪが表示される画面
（ａ）と上記処理情報ｇ （ｘ）が表示される画面（ｂ
ｌとを対比して示したものである。同図において、被処
理情報ｆ（１）とこの被処理情報ｆ （ｉｌを処理し℃
得られた処理情報ｇ（ｉ）とは、互いに同じ位置（ｉ、
ｊ）に表示されるようになっている。これにより、例え
ば画面の中央に位置すべき図形を画面の右端あるいは下
端に差掛かったりするのを回避することができる。
（ａ）と上記処理情報ｇ （ｘ）が表示される画面（ｂ
ｌとを対比して示したものである。同図において、被処
理情報ｆ（１）とこの被処理情報ｆ （ｉｌを処理し℃
得られた処理情報ｇ（ｉ）とは、互いに同じ位置（ｉ、
ｊ）に表示されるようになっている。これにより、例え
ば画面の中央に位置すべき図形を画面の右端あるいは下
端に差掛かったりするのを回避することができる。
（１）ｖｙ、処理情報が格納された記憶装置に対して読
出と書込を時分割により同時的に行なうとともに、その
読出および書込のアドレスを順次走査移動をせ、上記記
憶装置から読出たれた被処理情報を処理部に順次入力さ
せる一方、この処理部からＩＬＦｊ次出力される処理情
報を上記記憶装置に岩込むことにより、上記記憶装置に
格納された情報の処理結果を再びその記憶装置に格納づ
せるようにし、享らに、上記記憶装置のアドレスを書込
と読出と異ならせ、書込アドレスが読出アドレスに対し
て上記処理部における処理時間に相当する分だけ後行１
−るようにしたことにより、処理部から出力された処理
情報を、バッファメモリなどによらず、実時間でもって
、該処理情報に対応する被処理情報が記憶されていた記
憶位誼にただちに格納することができ、これにより構成
を簡単化し、かつ処理速度を晶めることか可能になる、
という効果が得られる。
出と書込を時分割により同時的に行なうとともに、その
読出および書込のアドレスを順次走査移動をせ、上記記
憶装置から読出たれた被処理情報を処理部に順次入力さ
せる一方、この処理部からＩＬＦｊ次出力される処理情
報を上記記憶装置に岩込むことにより、上記記憶装置に
格納された情報の処理結果を再びその記憶装置に格納づ
せるようにし、享らに、上記記憶装置のアドレスを書込
と読出と異ならせ、書込アドレスが読出アドレスに対し
て上記処理部における処理時間に相当する分だけ後行１
−るようにしたことにより、処理部から出力された処理
情報を、バッファメモリなどによらず、実時間でもって
、該処理情報に対応する被処理情報が記憶されていた記
憶位誼にただちに格納することができ、これにより構成
を簡単化し、かつ処理速度を晶めることか可能になる、
という効果が得られる。
（２） また、記憶装置のアドレスな書込と読出とで異
ならせ、書込アドレスが読出アドレスに対して」二記処
理部における処理時間に相当する分だけ後行するように
したことにより、処理情報を該処理情報に対応する被処
理情報か記憶はれていた記憶位１１ケに元どおりに戻す
ことができるようになり、これにより例えば画像情報に
かいては、画面の位置関係を正しく保つことができる、
という効果が得られろ。
ならせ、書込アドレスが読出アドレスに対して」二記処
理部における処理時間に相当する分だけ後行するように
したことにより、処理情報を該処理情報に対応する被処
理情報か記憶はれていた記憶位１１ケに元どおりに戻す
ことができるようになり、これにより例えば画像情報に
かいては、画面の位置関係を正しく保つことができる、
という効果が得られろ。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記処理部
はバイブライン型以外の処理回路あるいは装置であって
もよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記処理部
はバイブライン型以外の処理回路あるいは装置であって
もよい。
以上の説明では主として本発明者によってな烙れた発明
をその背景となった利用分野である画像情報の処理技術
に適用した場合について説明したが、それに限定される
ものではな（、例えば、デジタル化された音響情報ある
いはその他のデジタル情報の処理技術などにも適用でき
る。少なくとも時間軸上で変化する情報を取扱う糸件の
ものには適用できる。
をその背景となった利用分野である画像情報の処理技術
に適用した場合について説明したが、それに限定される
ものではな（、例えば、デジタル化された音響情報ある
いはその他のデジタル情報の処理技術などにも適用でき
る。少なくとも時間軸上で変化する情報を取扱う糸件の
ものには適用できる。
第１図はこの発明を応用した画像情報処理装置の一実施
例を示すブロック図、 第２図は第１図に示した装置の動作例を示すタイミング
チャート、 情報を画面に表わした例を示−１１！Ｄである。 １０・・・記憶装置（Ｖ−１１ＡＭ）、１２・・・処理
部、Ｒ１〜Ｉｔｎ・・・演算レジスタ、１４・・・アド
レス発生手段（アドレス発生部）、１６・・・読出アド
レス発生部、１８・・・書込アドレス発生部、２０・・
・セレクタ（選択回路）、Ｒ／Ｗ・・・読出／書込制御
信号、（（ｘｌ・・・被処理情報、ｇ （Ｘ＋・・・処
理情報、Ａ（Ｒ）・・・読出アドレス、Ａ（Ｗ）・・・
書込アドレス、φ・・・クロック。 第 １ 図 第 ２ 図 第 （ム）
例を示すブロック図、 第２図は第１図に示した装置の動作例を示すタイミング
チャート、 情報を画面に表わした例を示−１１！Ｄである。 １０・・・記憶装置（Ｖ−１１ＡＭ）、１２・・・処理
部、Ｒ１〜Ｉｔｎ・・・演算レジスタ、１４・・・アド
レス発生手段（アドレス発生部）、１６・・・読出アド
レス発生部、１８・・・書込アドレス発生部、２０・・
・セレクタ（選択回路）、Ｒ／Ｗ・・・読出／書込制御
信号、（（ｘｌ・・・被処理情報、ｇ （Ｘ＋・・・処
理情報、Ａ（Ｒ）・・・読出アドレス、Ａ（Ｗ）・・・
書込アドレス、φ・・・クロック。 第 １ 図 第 ２ 図 第 （ム）
Claims (1)
- 【特許請求の範囲】 １、被処理情報が格納された記憶装置に対して読出と書
込を時分割により同時的に行なうとともに、その読出お
よび書込のアドレスを順次走査移動はせ、上記記憶装置
から読出された被処理情報を処理部に順次入力させる一
方、この処理部から順次出力される処理情報を上記記憶
装置に書込むことにより、上記記憶装置に格納された情
報の処理結果を再びその記憶装置に格納させるようにし
た情報処理装置であって、上記記憶装置のアドレスを書
込と読出とで異ならせ、書込アドレスが読出アドレスに
対して上記処理部における処理時間に相当する分だけ後
行するようにしたことを特徴とする情報処理装置。 ２、上記記憶装置の読出アドレスと書込アドレスを別個
に発生するアドレス発生手段を有し、このアドレス発生
手段は、上記読出アドレスに対して上記処理部における
処理時間に相当する分だけ後行する書込アドレスを発生
するようにしたことを特徴とする特許請求の範囲第１項
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169149A JPS6061853A (ja) | 1983-09-16 | 1983-09-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169149A JPS6061853A (ja) | 1983-09-16 | 1983-09-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6061853A true JPS6061853A (ja) | 1985-04-09 |
Family
ID=15881190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169149A Pending JPS6061853A (ja) | 1983-09-16 | 1983-09-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061853A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235977A (ja) * | 1985-08-08 | 1987-02-16 | Canon Inc | 画像形成装置の制御装置 |
| JPS6235974A (ja) * | 1985-08-08 | 1987-02-16 | Canon Inc | 画像形成装置の制御装置 |
| JPS6398075A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | フイ−ドバツクフレ−ム間演算回路 |
| JPS63155370A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | フイ−ドバツクフレ−ム間演算回路 |
| JPH01237193A (ja) * | 1988-03-18 | 1989-09-21 | Dainippon Printing Co Ltd | ラミネートフィルム |
| US6121568A (en) * | 1997-04-15 | 2000-09-19 | Agie Sa | Electrical discharge machine with at least one wire electrode and method of machining a workpiece in such a machine |
-
1983
- 1983-09-16 JP JP58169149A patent/JPS6061853A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235977A (ja) * | 1985-08-08 | 1987-02-16 | Canon Inc | 画像形成装置の制御装置 |
| JPS6235974A (ja) * | 1985-08-08 | 1987-02-16 | Canon Inc | 画像形成装置の制御装置 |
| JPS6398075A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | フイ−ドバツクフレ−ム間演算回路 |
| JPS63155370A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | フイ−ドバツクフレ−ム間演算回路 |
| JPH01237193A (ja) * | 1988-03-18 | 1989-09-21 | Dainippon Printing Co Ltd | ラミネートフィルム |
| US6121568A (en) * | 1997-04-15 | 2000-09-19 | Agie Sa | Electrical discharge machine with at least one wire electrode and method of machining a workpiece in such a machine |
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