JPS6235977A

JPS6235977A - 画像形成装置の制御装置

Info

Publication number: JPS6235977A
Application number: JP60175305A
Authority: JP
Inventors: Tadashi Yamakawa; 正山川; Kazutoshi Shimada; 島田　和俊; Yoshitaka Ogino; 荻野　良孝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1985-08-08
Filing date: 1985-08-08
Publication date: 1987-02-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く技術分野〉本発明は画像形成を実行する複数のプロセス手段のシー
ケンスの実行タイミングを制御する画像形成装置の制御
装置に関する。

く解決すべき問題点〉マイクロコンピュータの発展に伴なって、リレーシーケ
ンス回路や、ロジックＩＣの組み合わせによる論理回路
によって制御していた画像形成用負荷を、マイクロコン
ピュータのプログラム制御によって実現するようになっ
た。

そして、マイクロコンピュータ化するようになって、本
来それぞれの画像形成用負荷を平行制御するところを、
プログラム制御による時分割制御を行ない、仮想的に並
行制御を実現してきた。

ところが、高速応答性を要求される制御には、プログラ
ムによる時分割制御は適さない。

その為にこういった部品の制御には、１つの負荷に対し
て１つのマイクロコンピュータを対応Ｓせたり、専用の
ハードウェア回路をイ・１加したりして対処していた。

たとえば複写機を例にあげて、これらの説明をする。

第２図は本発明を適用し得る複写機の構成図である。蛍
光灯などの原稿照明手段１００により原稿がスリット照
明され、原稿像がズームレンズ１０７によって、感光ド
ラム１０８Ｊ−に結像される。このときの原稿反射光は
、第１ミラー１０１．第２ミラー１０２、第３ミラー１
０３．７！、　−ムＬ／　７ズ１０７、第４ミラー１０
４、第５ミラー１０５、第６ミラー１０６を介して感光
ドラム１０８に導かれる。

感光ドラム１０８の矢印の方向への回転にあわせ、原稿
照明手段１００と第１ミラー１０１が矢印の方向に移動
する。そしてこれの麦の速度で第２ミラー１０２と第３
ミラー１０３が矢印の方向に移動する。これは光軸１０
９の長さを一定にするためである。

そして原稿の長さ分、第１ミラー１０１が移動したのち
、後進に切り替え、元の位置に戻る。尚、原稿先端位置
および第１ミラーの基本位置が、画先センサ１１０と走
査ホームポジションセンサ１１１によって検出できるよ
うになっている。

感光ドラム１０８の周辺には、−成帯電器１１２、ブラ
ンク露光照明器１１３、現像器１１４、転写帯電器１１
５、分離器１１６、クリーナ１１７、除電器１１８が（
１ｆｉえられている。スリット露光された原稿の結像点
の光強度による電位変化によって形成された静電潜像を
現像し、それを複写紙に転写する。複写紙は搬送手段１
１９により定着器１２０を介し、排紙される。

この複写紙は」−カセット１２１もしくは下方セラｌ−
１２２に保持されており、給紙ローラ１２３もしくは給
紙ローラ１２４により１枚ピックアップされ、レジスト
ローラ１２５の位置で一時停止にする。

第１ミラー１０１が矢印方向に移動し、画先センサ１１
０により、原稿先端部分の結像が行なわれる時刻を検知
し、そのときの感光ドラム１０８の結像位置が、転写帯
電器１１５の位置まで回転する時間を見計らい、この時
刻の複写紙の先端も転写帯電器１１５の位置に移動する
ように時間調整して、レジストローラ１２５を回転Ｓせ
、複写紙上の画像位置合わせな行なう。

以上の複写機の動作を制御するのに、従来は機器制御用
マイクロコンピュータを用いて行なっていた。

たとえば、インテル社製の８０４９や８０５１がこれに
当たる。簡単のために、光学系の走査と複写紙の給紙の
制御に関する従来の制御回路を抽出し、第３図に示す。

図中２０１が、機器制御用マイクロコンピュータであり
、ＲＡＭ２０２、ＲＯＭ２０３と外部パス２０３を介し
て接続されている。マイクロコンピュータ２０１の内部
では、ＣＰＵ２１０、ＲＡＭ２１１、入力ポート２１２
、出カポ−）２１３、プログラマブル発振器２１４等が
内部バス２１５を介して接続されている。

人カポ−）２１２のボー）ＡＯには、走査ホームポジシ
ョンセンサ１１０から入力バッファ２２０を介し、信号
ＳＨＰが入力され、ポートＡｌには、画先センサ１１１
から入力バッファ２２１を介し、信号ＳＴが入力され、
ポートＡ２にはレジストローラ２１５直前の紙センサ１
２６から、入力バッファ２２２を介し、信号ＰＲＥＧが
入力される。

信号ＳＨＰは、原稿照明手段１００が、基本位置にある
とき１、そうでないときＯ１信号ＳＴは原稿先端を結像
する位置に原稿照明手段１００が到達したとき、０から
１に変化し、それ以外の位置では、Ｏとなる。信号ＰＲ
ＥＧは、レジストローラ１２５直前に複写紙があるとき
ｌ、そうでないときＯとなる。

原稿照明手段１００や第１ミラー１０１、第２ミラー１
０２、第３ミラー１０３はＤＣモータＭ２によって、駆
動される。最近のように無段階変倍を実施するためには
、主走査方向の縮小、拡大にはズームレンズ１０７で対
応し、副走査方向の縮小、拡大は原稿の走査速度をかえ
て実施する。この速度調整のために、走査モータコント
ローラ２３０を介し、ＤＣモーＩＭ２はマイクロコンピ
ュータ２０１より制御される。ポートＣＯは、プログラ
マブル発振器２１４の出力端子であり、この発振周波数
と走査速度目標を対比させ、ＤＣモータＭ２を制御する
。そしてエンコーダＥよりモータの回転速度を検出し、
これをフィー′ドパツクさせ、ＤＣモータＭ２を速度制
御信号Ｆｓに従った速度に保つように走査モータコント
ローラ２３０がモータＭ２の速度制御を行なう。尚、ポ
ートＢＯの信号ＦＷを１にすることにより、原稿照明手
段１００等が前進する向きにモータを回転させ、ボー）
Ｂｌの信号ＲＶを１にすることにより後退する向きにモ
ータを回転させ、ポートＢ２の信号ＢＲＫを１にするこ
とにより、ブレーキがかかる。

ポートＢ３からは信号ＭＭが出力Ｓれ、メインモータド
ライバ２３１を介しメインモータＭ１に接続されている
。メインモータは感光ドラム１０８や本合紙ローラ１２
３，１２４やレジストローラ１２５等、走査系を除く駆
動部分を動かすのに用いられる。そして信号ＭＭを１に
したときメインモータＭｌは定速度回転を行ない、０に
したとき停止する。ボー）Ｂ４，８５は信号ＰＩＣＩ、
ＰＩＣ２が出力され、／＼ンマドライバ２４０，２４１
を介しクラッチＣＬ１、ＣＬ２にそれぞれ接続されてい
る。クラッチＣＬＩ、ＣＬ２はそれぞれ本台紙ローラ１
２３゜１２４の回転、停止にの制御をするもので、信号
ＰＩＣＩ　、ＰＩＣ２をそれぞれｌにしたとき、給紙ロ
ーラが回転し、０にしたとき停止トする。

ポートＢ６は信号ＲＥＧが出力され、／＼ンマドライバ
２４２を介してクラッチＣＬ３に接続されている。クラ
ッチＣＬ３はレジストローラ１２５の回転、停止を制御
するもので、信号ＲＥＧを１にすることにより、レジス
トローラ１２５が回転し、０にすることにより停止上す
る。

これ以外にも複写機の制御対象は、現像器の回転、停止
、現像バイアスの印加、各帯電器の電圧印加、除電器の
オンオフ、ズームレンズの駆動、操作部の表示、キー人
力制御など、数多くあるが、これらについては省略した
。

このような構成で、ＣＰＵ２１０を動作させ、複写機を
制御するプログラムの一例を第４図に示す。

ステップ５３０１では、ＲＡＭ２０２と内部ＲＡＭ２１
１の変数の初期値を代入し、複写機の初期設定を行なう
。

ステップ５３０２では、操作パネルの表示やキー人力の
処理を行なう。オペレータの指示の解析を行ない、それ
に対する表示や複写機の状態の表示を行なう。

ステップ５３０３では、帯電器、現像器などの電子写真
プロセスの制御を行なう。

ステップ５３０４では、複写紙の給紙制御を行なう。

ステップ３３０５では、複写紙の給紙と同期して、原稿
照明手段等の走査制御を行なう。

そしてステップ３３０６でズームレンズ移動などに用い
られる、ステッピングモータの駆動などを行ない、その
後、ステップ５３０２に戻って、これらの処理を繰り返
す。

このように複写機を制御するには、複数個の処理を時分
割して行なっている。

このような場合、操作表示処理を行なっているときに、
原稿照明手段が原稿先端位置を通過した場合、走査系処
理の番がまわってくるまで、原稿先端位置検出の時間が
遅れ、これにより、レジストローラ１２５の回転開始時
間が遅れ、複写紙上の画面位置が、前方にずれてしまう
ことがありうる。そのために、原稿先端位４検出等は、
その入力を割込入力端子に入れ、ＣＰＵに割込みをかけ
るなどして、強制的にＣＰＵ２１０に原稿先端位置を知
らせ、その時刻からレジストローラ１２５の回転開始時
刻を算出させる、というようなＴ　Ｊが必要であった。

以上は数ｍｓのずれが、機器動作に悪影響を榮える例を
示したが、一般に、ステップ３０２からステップ３０６
の各処理を完結してから次に進む方法では制御ができな
い。とくにステップ３３０３〜５３０５は、本来同時進
行するものなので同時処理が必要になる。従って、リア
ルタイムモニタプログラムなどの基本プログラムの下で
、ステップ３３０２〜ステツプ５３０６を動作させるか
、または、ステップ５３０３からステップ５３０５を１
つのプログラムにまとめて記述するかのいずれかを選択
しなければならない。前者は、各ステップの処理の切り
科えに要する時間、すなわちオーバーヘッドが太きく、
ＣＰＵの利用効率が低下する。後者の方式は、プログラ
ムが複雑になり制御機器の性能向」二によるプログラム
量の増大に伴ない、プログラムミスが増大しプログラム
に多大の時間を要する。

そして、前者のリアルタイムモニタを利用して時分割処
理を行なう場合でも、ステッピングモータなどの制御を
プログラムによって行なおうとすると、−・定時間ごと
にそのプログラムが起動されないと騒音が発生する場合
がある。このため、こうしたプログラムは定時間割込処
理などで行なわねばならず、こうした割込処理が増すこ
とによっても、プライオリティの高い処理がＣＰＵ２１
０で行なわれている時間、他の処理が待たされるため、
高速並列処理が実現できなくなり、ステッピングモータ
や走査用モータ制御を別のマイクロコンピュータにまか
せたりするようになり、マイクロコンピュータ間（７）
情報交換や、リアルタイムモニタ下でひんばんにプログ
ラムの切替を行なうことによるオーバーヘッドの増大に
よって、本来の制御動作以外の処理をＣＰＵが行なって
いる割合か高くなり、その分ハードウェアも大きくなり
コスト増加の原因になっている。

さらに、応答性を高めるために、割込処理を多用したり
、プログラムの構造を特殊な形にすることによって、プ
ログラムが才すます複雑になり、プログラムデパックの
時間が増大し、総合的な開発費の増大を課せられている
。

く目的〉本発明は、ｌ二連従来例の欠点を除去し、プログラム制
御によりながらも、同時に複数個の制御対象に関し、高
速応答性が保証でき、さらにプログラム作成も容易にな
る画像形成装置の制御装置を提供することを目的とする
。

〈実施例〉第１図は本発明の実施例の複写機の制御回路図である。

図において４０１が機器制御用マイクロコンピュータで
あり、ｌチップにに構成される。従来、内部バス２１５
にはＣＰＵ２１０の内部ＲＡＭ２１１およびＩ１０ボー
ト類が接続きれていたのに対し、内部パス２１５にデュ
アルポー）　ＲＡＭ４１１を介し、並列プロセッサコン
トローラ４１２が接続される。又入力ポート２１２、出
力ポート２１３及びプログラマブル発振器２１４が並列
プロセッサコントローラ４１２に接続されている。

ここでデュアルポートＲＡＭ４１１は、ＣＰＵ２１０か
ら読み書きでき、並列プロセッサコントローラ４１２か
らも読み書きできる。そしてデュアルポートＲＡＭ４１
１には複数個のプロセッサのレジスタ領域が割り伺けら
れており、並列プロセッサコントローラ４１２は、これ
らのプロセッサのレジスタ栄域の値に応じて、複数個の
プロセッサの処理を実行する。

今、ＣＰＵ２１０からみてＲＡＭ２１１は００８番地か
ら７ＦＨ番地（１０進では、１２７番地だがアドレスに
関しては以後１６進数で示す）、デュアルボー）ＲＡＭ
４１１は８０８番地からＦＦ番地の１２８バイトにアド
レス付けされている。

ここで、８０８番地から８７Ｈ番地の８バイＩ・は、プ
ロセッサ０用のレジスタとして定義し、８８８番地から
８ＦＨ番地の８バイトはプロセッサｌ用のレジスタとし
て定義する。同様にして、Ｂ８Ｈ番地からＢＦＨ番地の
８バイトまで、８／＜イトづつ、それぞれプロセッサ２
からプロセッサ７用のレジスタとして定義する。

各プロセッサ用として割つけられた８バイトの領域のう
ち、最後尾の２バイトをプログラムカウンタとして利用
する。たとえばプロセッサ１の場合、８ＥＨ番地をプロ
グラムカウンタのに１位８ビツトとし、８ＦＨ１ｔ地を
プログラムカウンタの下位８ビツトとする。そして、並
列プロセッサコントローラ４１２は、プロセッサＯから
プロセッサ７までの各プロセッサに関し、２ハイドづつ
の計１６ビツトデータをインストラクションデータとし
てフェッチするようにし、プログラムカウンタは、２づ
つインクレメントする。このようにすることによってプ
ログラムカウンタの最低位ビット、すなわちプロセッサ
Ｏからプロセッサ７のそれぞれにおけるビットＨＯから
ビットＨ７をホールト指示用のビットとして定義し、こ
のビットが１のとき対応するプロセッサのインストラク
ションのフェッチと実行を行なわないようにする。

又、デュアルポー１−ＲＡＭ４１１のＣｏａ１番地から
ＦＦＨ番地まではプロセッサ０〜７が共通に使用するメ
モリ領域として定義する。

以上のようなメモリの定義を行ない、並列プロセッサコ
ントローラ４１２が逐次者プロセッサの処理を時分割で
実行することにより、ＣＰＵ２１０の下に複数個の独立
した、プロセッサが並列動作するようになる。

以下、ＣＰＵ２１０をインテル社製８０５１をモデルに
し、制御用マイクロコンピュータ４０１を構成した場合
を例にあげて説明する。

ＣＰＵ２１０は８ビツトマシンであり、インストラクシ
ョンはｌ　／＜イトから３バイトの可変長である。そし
て１２ＭＨｚの基本クロックの場合、１μＳｅｃが実行
の単位となっており、スヘてのインストラクションは、
１ｐｓｅｃの整数倍の時間を要す。また、命令のフェッ
チは、１ｋｓｅｃを２分して、１ｋｓｅｃ中に２回行な
われ、ＲＡＭ領域の読み書きは１用ｓｅｅに１回行なわ
れる。このときたとえば１バイト長の命令をフェッチす
る場合、１ｐｓｅｃの前半で命令をフェッチし実行開始
して、１ｇ５ｅｃの後半で次の命令をフェッチするが、
後半でフェッチしたインストラクションデータは捨てら
れ、再び次の１μＳｅＧの前半で命令をフェッチし実行
する。すなわち、命令長がいくらであっても、また、実
行時間がいくらであっても、ｌルＳｅＣの整数倍で外部
バスアクセスが実行される。たとえば第５図のようなプ
ログラムは第６図のように実行される。

ステップ５６０１はレジスタ２の内容をＡレジスタに移
動し、ステップ６０２でＡレジスタの内容に５を加算し
、ステップ５６０３でデータポインタレジスタの内容を
インクレメントしてステップ５６０４でデータポインタ
レジスタでアドレスされるＲＡＭにＡレジスタの内容を
書き込む。このときの機械語は、１バイトを２桁の１６
進数で表わしたときＥＡＨ，２４Ｈ。

０５Ｈ、Ａ３Ｈ、ＦＯＨの計５バイトになる。

そしてステップ５６０１．５６０２は１ｐＬＳｅＣ、ス
テップ５６０３．５６０４は２μｓｅｃの実行時間とな
る。このときのバスアクセスの様子は第６図のようにな
る。期間α０の前半でステップ５６０１のインストラク
ションＥＡＨがフェッチされ、後半でステップ５６０２
のインストラクション２４Ｈがフェッチされる。この２
４Ｈは無視され１次の期間α１の前半で再びフェッチさ
れ、後半で０５Ｈがフェッチされ、実行も期間α１で行
なわれる。

期間α２の前半でステップ５６０３のインストラクショ
ンＡ３Ｈがフェッチされるが、実行に２ｇ５ｅｃを要す
るので、期間α２の後半および期間α３の間の計３回ス
テップ５６０４のインストラクションＦＯＨをフェッチ
するが、すべて無視される。期間α４の前半では再びＦ
ＯＨがフェッチされ後半で次のインストラクションがフ
ェッチされる。ステップ５６０４はＲＡＭデータへの書
５込みを行なうため、期間α５ではインストラクション
フェッチは行なわれず、ＲＡＭデータ書き込みのために
外部バスが使われる。

尚期間α０〜α５はいずれも１２Ｍ）ｌｚのクロック使
用時には、１μｓｅｃである。

並列プロセッサコントローラ４１２におけるインストラ
クションセットはすべて２バイト固定長にする。すると
ＣＰＵ２１０の実行単位時間（１μ５ｅｃ）で１インス
トラクシヨンのフェッチができるようになる。

このようにして、ＣＰＵ２１０と並列プロセッサコント
ローラ４１２が外部バスインタフェース４１３を介して
外部バス２０４に接続されたＲＯＭ２０２を時分割的に
利用するように構成する。

ＣＰＵ２１０のインストラクションのなかで最長の実行
時間のものは４ｇ５ｅｃである。

従って、−）ＨこのインストラクションのフェッチがＣ
ＰＵ２１０によって行なわれると、４ｗ５ｅＣ（７）間
ＣＰＵ２１０に外部バス２０４が専有される。従って、
並列プロセッサコントローラ４１２がこの間に、インス
トラクションフェッチを要求しても、４＃Ｌｓｅｃの間
実行が待たされる。第７図にこの様子を示す。

詩刻ｔ　８１１に並列プロセッサコントローラ４１２が
インストラクションフェッチを行なおうとしたとき、Ｃ
ＰＵ２１０が４ｇ５ｅｃかかるインストラクションの実
行を開始したとすると、期間α８０１．α８０２．α８
０３．α８０４では、外部パスインターフェース４１３
をＣＰＵ２１０が専有する。そして期間α８１２で、並
列プロセッサコントローラ４１２の要求が受けつけられ
、外部バスインターフェース４１３を専有し、並列プロ
セッサのうちの１つのプロセッサのためのインストラク
ション２バイトをフェッチする。そしてその次の期間α
８０５はＣＰＵ２１０が外部パスインターフェース４１
３を専有する。並列プロセッサコントローラ４１２によ
って、インストラクションを実行するのに最大３ｇ５ｅ
ｃかかるとすると、最悪の場合、並列プロセッサコント
ローラがインストラクションフェッチ要求を時刻計８１
１で行なってから、実行の期間α８１３゜α８１４．α
８１５を終了するまで８μｓｅＣかかる。そこで、常に
８８Ｌｓｅｃごとに並列プロセッサコントローラ４１２
がインストラクションフェッチ要求を出すように構成す
ることにより、８ｐｓｅｃに１回だけ外部バス２０４が
並列プロセッサ用に使われ、残りの７＃ＬｓｅｃをＣＰ
Ｕ２１０が使うようになる。

第８図に並列プロセッサコントローラ４１２の基本動作
のフローチャートを示す。実行開始時、ステップ５８０
１で、並列プロセッサ４１２のうちプロセッサＯからプ
ロセッサ７を時分割で並列処理するためにプロセッサ番
号ｎをＯにする。ステップ５８０２では命令をフェッチ
する時間わくを算出するために、バス不使用期間残数ｍ
を４に初期化する。ステップ５８０３で、外部パスイン
ターフェース４１３に対しバス利用のための要求を行な
い、ステップ３８０４でＩｇｓｅｃウェイトする。ステ
ップＳ８０５でバス不使用期間残数ｍを１つデクレメン
トする。ステップ５８０Ｆ３では、バス利用期間になっ
たかどうか判断し、ＣＰＵ２１０がバス使用中なら、ス
テップ５８０３に戻ってくり返し、並列プロセッサコン
トローラ４１２にバスが割り当てられたら、ステップ５
８０７に進む。ステップ５８０７ではプロセッサｎのプ
ログラムカウンタの値の最下位ビットをＯにした値をア
ドレスとして外部メモリからインストラクションの高位
バイトをフェッチする。たとえばｎが０のときは、デュ
アルポートＲＡＭ４１１の８６８−．８７８番地の２バ
イトがプログラムカウンタの値として使われる。ｎが１
のときは８Ｅ）（，８ＦＨ番地が使われる。すなわちｎ
番目のプロセッサＰＲＯＣｎに対しては、（８０Ｈ＋８
Ｘｎ＋６）番地がプログラムカウンタの高位バイト（８０Ｈ＋ＢＸｎ＋７）番地がプログラムカウンタの低位バイトとして用いられる。

そして、インストラクションの先頭バイトをフェッチす
るために最下位ビットを０にして１バイトフエツチを行
なう。ステップ３８０８では、最下位ビットを１にして
インストラクションの２番目のバイトをフェッチする。

このように、ステップ５８０７．５８０８ｉ、：おいて
、Ｉｇｓｅｃの間、外部バス２０４を利用し、プロセッ
サｎのためのインストラクションデータ２バイトをフェ
ッチする。ステップ５８０９では、バス不使用期間残数
ｍを見て、ｍが０になるまでステップ５８１０，５８１
１を繰り返す。ステップ８１０はｌμｓｅｃウェイトし
、ステップ５８１１ではｍを１つデクレメントする。こ
うすることにより、ステップ５８１２に来るまで、正確
に５μｓｅｃが費され、しがもこの５ｐｓｅｃの間のう
ち、ＣＰＵ２１０のバス利用の間隙をねらってＩｇｓｅ
ｃだけバスを専有し、並列プロセッサ処理のためのイン
ストラクションフェッチを行なえる。ステップ５８１２
では、フェッチしたインストラクションデータに従って
、デュアルボー）ＲＡＭ４１１のメモリ間や人出力ボー
ト間の演算を行なう。

尚、プロセッサｎのプログラムカウンタの最下位ビット
が１の場合は、フェッチしたインストラクションを無視
し、何の実行も行なわないようにし、０の場合は、実行
を行なうのに先だち、プログラムカウンタの値を２つイ
ンクレメントしておき、次のインストラクションフェッ
チに備える。ステップ５８１３では、ステップ５８１２
で要する時間に応じた時間分ウェイトして、ステップ５
８１２，５８１３，５８１４゜Ｓ８１５　、　Ｓ８１６
で３ｐ−ｓｅｃ費すように調整する。ステップ５８１４
では、次の回で、処理対象のプロセッサを１つ進めるた
め、プロセッサ番号ｎを１つインクレメントする。ステ
ップ５８１５ではプロセッサ番号ｎが最大プロセッサ番
号を越えたかどうかを判断し越えたときは、プロセッサ
番号ｎをＯに戻してステップ５８０２にもどって以−Ｌ
の処理を繰り返す。

以−トのような動作によって並列プロセッサコントロー
ラ４１２は、プロセッサＯかもプロセッサ７の８つのプ
ロセッサと時分割で実行させ、みかけ上６４μｓｅｃに
１インストラクタ３ン実行するプロセッサを８つ制御で
きるようになる。

ここでステップ５８１２にて行なう、各プロセッサＯ〜
７のインストラクションについて説明する。インストラ
クションの長さは１６ビツトの固定長である。インスト
ラクションは以下の４個に分類することができる。各プ
ロセッサ用に割当てられた８つのレジスタと７ビツトの
メモリ空間との間の演算を行うバイトオペレーション、
レジスタと７ビツトのデータとの間の演算を行うイミデ
ィエートバイトオペレーション、特定ビットと７ビツト
メモリ空間の任意のビットとの間の演算を行うビットオ
ペレーション、条件に応じて１０ビツトの相対アドレス
分岐を設定するジャンプオペレーションの４つである。

次にデュアルポートＲＡＭ４１１、及び■１０ポート２
１２，２１３のアドレス空間について説明する。

デュアルボー）　ＲＡＭ４１１はＣＰＵ２１０、並列プ
ロセッサコントローラ４１２共にアクセス可能である。

ここで各プロセッサから見たアドレスをローカルアドレ
ス、並列プロセッサコントローラ４１２から見たアドレ
スをグローバルアドレスと呼ぶ。

ローカルアドレスのＯＯＨ０８番地０７Ｈ番地は夫々の
プロセッサに割付けられたデュアルボー）ＲＡＭ４１１
のレジスタ用メモリ空間に対応している。ローカルアド
レスの０８Ｈ番地から４７Ｈ番地までがデュアルボー）
ＲＡＭ４１１の残りのエリア、すなわちグローバルアド
レスのＣＯＨ番地からＦＦＨ番地までに対応している。

そしてローカルアドレスの４８番地から７Ｆ番地がＩ１
０ポートに対応している。

このようにレジスタ空間、メモリ空間、メモリ空間、Ｉ
１０ボート空間を同一アドレス空間」二にマツプするこ
とができる。

以上のようなアーキテクチャのプロセッサを用いて電気
機器制御する場合の例を以下に述べる。

第９図に、第２図に示した複写機の給紙系に関するタイ
ミングチャートを示した。この例では、２枚コピーを行
なう制御タイミングを表わしている。下方セラ）１２２
から給紙を行なう場合、時刻ｔｌｌｏｌでボートＢ５を
ｌ゛°にして、クラッチＣＬ２をＯＮすることにより給
紙ローラ１２４を回転させ、複写機をピックアップする
。そして、時刻ｔｌ１０２で紙センサ１２６で紙検知し
、時間α１１０１後に、ポー）Ｂ５を０″′にして、給
紙ローラ１２４を停止する。この時間α１１０１の間に
複写紙はレジストローラ１２５まで到達し、レジストロ
ーラ１２５の回転開始を待っている。一方、時刻ｔｌ１
０２で紙検知することにより、原稿走査を開始する。即
ち、光学系が前進する。そして、画先センサ１１０によ
り時刻ｔｌ１０３に、原稿の先端を感光ドラム１０８に
結像したことがわかり、ｔｉ、ｔｏ３からその結像位置
が転写位置に到達する時間から、レジストローラ１２５
を回転Ｓせてから複写紙が転写位置まで達する時間を差
し引いた時間α１１０２の時間後、ポートＢ６を°゛ｌ
゛にして、クラッチＣＬ３をＯＮして、レジストローラ
１２５の回転を開始する。

そしてこの例のように複数枚コピーする場合、原稿走査
光学系を原稿の長さ分前進し、その後後退させホームポ
ジションまでもどってから給紙を始めると、次の複写ま
での時間が長くなってしまう。これを防ぐため、時刻ｔ
ｌｌ。

４には、次の紙の給紙を開始する。このタイミングは、
レジストローラ１２５がオンした時刻ｔｌ１０５から時
間α１１０３後となるが、この時間α１１０３は、１枚
当りのコピー所用時間α１１０４から、時間α１１０２
と給紙ローラの駆動開始から紙センサが再びオンするま
での時間α１１０６とホームポジションから画先センサ
に達するまでの所用時間α１１０５を引いた値となる。

時間α１１０４は、複写紙サイズにより定まる。この最
小値は、原稿走査の往復時間となる。また時間α１１０
５は変倍率に応じて決定される。

一方原稿走査は、ポートＣＯより走査速度に応じた周波
数の信号ＦＳ、ボートＢＯ，Ｂｌ。

Ｂ２よりそれぞれ前進信号ＦＷ、後進信号Ｒ■、ブレー
キ信号ＢＲＫを、走査モータコントローラ２３０に送る
ことによって制御する。そして、この制御のためのタイ
ミングチャートを第１Ｏ図に示す。

前進を行なうときは、そのときの複写倍率によって前進
速度が定まるので、これに応じた周波数の発振を行なう
ようにプログラマブル発振器２１４をセットした上で、
後退信号ＲＶ、ブレーキ信号ＢＲＫを０゛にしておき前
進信号ＦＷをｌ°゛にして、前進を開始する。これが時
刻ｔ１２０１である。そして、原稿の長さ分前進する時
間α１２０１後の時刻ｔ１２０２に前進信号を”　ｏ　
”にして、後逮時の速度をプログラマブル発振器２１４
にセットし、後退信号をｌ゛にする。そして、画先セン
サ１１０が画先信号をセンスしたとき、すなわち時刻ｔ
１２０３で、後退信号を′０°゛にして、時間α１２０
２の間だけ、ブレーキ信号ＢＲＫを１１１　ＩＩにする
。そして、その後は、慣性により原稿走査を後退させ、
ホームポジションセンサ１１１により、ホームポジショ
ン位置に戻った時刻ｔ１２０４にブレーキ信号ＢＲＫを
１にする。そして２枚目のコピーを行なうため、ブレー
キ信号ＢＲＫを°０″にした」−１前進速度を設定し、
前進信号ＦＷを１．１１にして以上の制御を繰り返す。

第１Ｏ図の後半では、後退時画先センサ１１０の位置セ
ンス後のブレーキ信号ＢＲＫのセット後、走査系が停止
して、ホームポジションまで到達しない場合の例を示し
である。すなわちブレーキ信号ＢＲＫを“ＯＩＩに戻し
たのち時間α１２０３以内にホームポジションに達しな
いときは、遅い速度を設定し、後退信号ＲＶを“ｌ　”
にして、ホームポジションが検出されるまでゆっくり後
退させ、ホームポジションが検出されたら、後退信号Ｒ
Ｖを“Ｏ″にしてブレーキ信号ＢＲＫを“Ｉ　ＩＩにす
る。そして、最大時間α１２０４の後にブレーキ信号Ｂ
ＲＫを０”にする。

以上のように、原稿走査光学系と給紙系の制御を抽出し
ただけでもかなり複雑である。

以上のような制御を本発明においては、給紙ローラ、レ
ジストローラ等の給紙系の制御に並列プロセッサコント
ローラ４１２内の１つのプロセッサＰＲＯＣＯを割り当
て、前進信号ＦＷ等の原稿走査光学系の制御にコントロ
ーラ４１２内の別のプロセッサＰＲＯＣ１を割り当て、
ＣＰＵ２１０は、これらのプロセッサへのデータを設定
し、プロセッサの動作を監視することによって、複写機
の制御を行なうようにする。

第１１図にプロセッサＰＲＯＣＯが行う給紙系の制御プ
ログラムの例のフローチャートを示す。実行開始すると
ステップ５１３０１にて、コピー残数Ｎがあるかどうか
を見て、コピー残数Ｎが１以上になるまで、ステップ５
１３０１を繰り返す。

第１２図には、デュアルポートＲＡＭ４１１のメモリ領
域のメモリマツプ例を示している。

ここでコピー残数Ｎは、ＣＰＵ２１０によってグローバ
ルアドレスのＣ１０番地に値Ｎがセットされる。これは
、コピースタートボタン等によって、オペレータがコピ
ー開始を指定したときに、ＣＰＵ２１０がその時点で定
義されているコピ一枚数を、Ｃ１０番地に書き込む。ス
テップ５１３０２でコピー残数を１つデクレメントする
。ステップＳ　１３０３では、フラグＵｆ、すなわちグ
ローバルアドレスのＣＯ番地の第Ｏビットを見てこれが
１のときは、上カセツト選択、０のときは下カセツト選
択と判断し、それぞれ対応して、給紙ローラ１２３もし
くは給紙ローラ１２４の回転を開始する。たとえばフラ
グＵｆが１のときは、ボー）Ｂ４を１にすることによっ
て、１一段給紙ローラ１２３を回転させる。これは第１
３図に示すＩ１０ポートの領域の４９Ｈ番地の第４ビツ
トをセットすることによって実現できる。これは、ビッ
トオペレーション用のインストラクションを用いればよ
い。

ステップ３１３０４では紙センサ１２Ｂがオフになるま
で紙センサチェックを続け、紙センサ１２６がオフにな
ったらステップ５１３０５で紙センサ１２６がオンにな
るまでくりかえす。これは、現在、給紙中の紙の前にコ
ピーしている紙の後端が紙センサ１２６にががっている
場合を考慮したものである。

ステップ３１３０６では、原稿走査光学系の前進開始を
指示するために走査フラグＳｆをセットする。フラグＳ
ｆは、グローバルアドレスのＣＯＨ番地の第１ビツトに
割り当てである。

５１３０７では一定時間βｌでけウェイトする。これは
、命令の実行時間が前述したように、並列プロセッサと
いえども一定しているので、レジスタをカウントとして
用いて、カウントアツプもしくはカウントダウンして、
ある値になったとき、次に進むようにプログラムして、
そのカウンタとして用いるレジスタの初期値によってウ
ェイト時間を調節できる。この時間βｌは、第９図にお
けるα１１０１に相当する時間にする。そしてステップ
３１３０８で給紙ローラをオフする。この場合はフラグ
Ｕｆを見て、対応するボートＢ４もしくはボートＢ５を
“０′にしてもよいし、ボートＢ４．Ｂ５の双方とも“
０′”にしてもよい。

ステップ５１３０９で、画先センサ１１０がオンになる
まで待って、その後ステップ５１３１０で時間β２分ウ
ェイトし、ステップ５１３１１でレジストローラ１２５
の回転を開始する。時間β２は、第９図における時間α
１１０２に相当する。そして、ステップ５１３１２で時
間β３だけウェイトして、続いて次の給紙を行なうかど
うかのチェックに入る。時間β３は、第９図における時
間α１１０３に相当する。ステップ５１３１３ではコピ
ー残数Ｎを調ベ、まだコピーする必要のあるときはステ
ップ５１３１４に進み必要の給紙が終了している場合、
すなわちコピー残数が０のときはステップ５１３１８に
進む。ステップ１３１４では、コピー残数Ｎを１つデク
レメントして次の給紙にそなえ、ステップ１３１５でス
テップ１３０３と同様の処理を行なって給紙を開始する
。ステップ１３１６では時間β４だけウェイトしステッ
プ１３１７でレジストローラ１２５の回転を停止する。

この時間β４は給紙した紙の進行方向のサイズを、感光
ドラム１０８の周速で割った時間からβ３を差し引いた
時間に、多少の余裕の時間を加えたものにする。

そして、ステップ５１３１４〜５１３１７と進み、連続
コピー処理する場合はステップ５ｔ３０４に戻って以上
の処理をくりかえす。そして最終紙の給紙が完了すると
ステップ３１３１３からステップ５Ｉ３１８に分岐し、
ステップ１３１９をへて最初に戻りステップ５１３０１
より以上の処理をくりかえす。なおステップＳ１３１８
．５１３１９はそれぞれステップ５１３１６．５１３Ｌ
７と同様の処理である。以」−の処理における時間βｌ
、β２．β３．β４のうち時間βｌ、β２に関しては固
定長であり、時間β３．β４．は変倍率、複写紙サイズ
によって変化する。そのため時間β３．β４に関しては
、ＣＰＵ２１０がコピー残数をグローバルアドレスＣ５
Ｈ番地にセットする前に、グローバルアドレスＣＩＨ番
地、Ｃ２Ｈ番地にそれぞれβ３．β４を設定する。

次に原稿走査光学系の処理について説明する。

第１４図にプロセッサＰＲＯＣ１が行う原稿走査光学系
の制御プログラムの例のフローチャートを示す。

実行開始すると、ステップ５１５０１で、走査フラグＳ
ｆがオンになるまで待ち、オンになるとステップＳ　１
５０２に進む。これは給紙系制御プログラムにより複写
紙がレジストローラ１２５前の紙センサ１２６の位置ま
で移動した時点でセットされる。すなわちコピー開始の
用意が完了したところで光学走査系の起動を行なうので
ある。ステップ５１５０２では、原稿走査要求を受けつ
けたことを示すために、走査フラグＳｆをクリアする。

そしてステップ５１５０３では、走査系の信号をすべて
クリアする。

すなわち、前進信号ＦＷ、後退信号ＲＶ、ブレーキ信号
ＢＲＫをすべてクリアするためにボートＢＯ、Ｂｌ　、
Ｂ２を“Ｏ゛にする。

ステップ５１５０４では変倍率に応じた速度で原稿走査
するために、この速度に対応した周波数の信号がボート
ＣＯから出力されるように、プログラマブル発振器２１
４の設定を行なう。具体的には、プログラマブル発振器
の周波数設定用ポートＣＯがＩ１０ポート領域の４ＡＨ
番地に割つけられており、これに、ＣＰＵ２１Ｏによっ
てグローバルアドレスのＣ１８番地に設定された値ｆ１
を書き込むことによって行なわれる。ステップ５１５０
５ではポートＢＯをｌ゛にすることによって、走査モー
タコントローラ２３０に対し、前進開始の指令を出す。

そしてステップ５１５０６で画先センサ１１０がオンに
なるまで待って、その後ステップ５１５０７で原稿の長
さ分走査する時間τ１ウェイトしステップ５１５０８で
前進信号をオフする。この時間τｌはＣＰＵ２１０によ
ってあらかじめグローバルアドレスＣ６Ｈ番地に書き込
まれている。ステップ１５０９では、後進時のスピード
に対応した周波数ｆ２になるようにＩ１０ボートの領域
の４ＡＨ番地に値を設定し、ステップ５１５１０で後退
信号ＲＶをオンし後退開始する。あとは、ステップ５１
５１１で画先センサ１１０がオンするのを監視し、オン
したとき、走査光学系がオーバーランして衝突しないよ
うにブレーキ制御を開始する。ステップ５１５１２で後
退信号ＲＶをオフし、ステップ５１５１３でブレーキ信
号ＢＲＫをオンしブレーキをかける。そしてステップ５
１５１４で時間τ２だけウェイトし、ステップ５１５１
５でブレーキ信号ＢＲＫをオフしあとは慣性で走査系を
後退させていく。ここであらかじめ定められた回数ν１
をステップ３１５１６にてレジスタνに代入し、ステッ
プ５１５１７，５ｔ５１８．３１５１９をこの回数だけ
くりがえず。このレジスタνは、プロセッサＰＲＯＣ１
ノ専用メモリ領域、ローカルアドレスのＯＩＨ番地から
０５Ｈ番地のいずれかを用いてもよい。こうしてステッ
プ３１５１８でレジスタνを１つづつデクレメントしな
がらステップ５１５１９でレジスタνの値が０になるの
を判断し、それまでステップ５１５１９からステップ５
１５１７に戻る。ステップ５１５１７ではホームポジシ
ョンセンサ１１１を監視し、これがオンしたなら、レジ
スタνがＯになっていなくでもステップ５１５３０に進
む。そして、ステップ５１５３０ではブレーキをかけ、
時間τ３後ステップ１５３２でブレーキ信号をオフして
、ステップ５１５０１に戻る。そして、レジスタνが０
になってもホームポジションに戻らない場合はステップ
５１５２０に進む。

ステップ５１５２０では低速度で後退させるため、周波
数ｆ３が出力されるようにプログラマブル発振器２１４
を設定し、ステップ５１５２１で後退信号ＲＶをオンす
る。ステップ５１５２２で走査系がホームポジションに
なるまで待ち、ステップ＄１５２３で後退信号ＲＶをオ
フする。そして、ステップ５１５２４でブレーキ信号Ｂ
ＲＫをオンし、ステップ５１５２５にてレジスタνを一
定回数ν２で初期化し、ステップ５１５２７，５１５２
７で、レジスタνをデクレメントしてレジスタνがＯに
なるまでステップＳ　ｌ　５２６をくりかえすようにす
る。ステップ３１５２６は走査フラグＳｆがオンになっ
たかどうかをチェックするもので、オンになったらこの
ループを脱し、ステップ５１５２９に進む。ステップ３
１５２９ではブレーキ信号ＢＲＫをオフしステップ５１
５０１に戻り以上の制御をくりかえす。ステップ５１５
２４からステップ５１５２９までの処理は、最大ν２で
定まる時間だけブレーキをかけ、その時間内に再び走査
開始の指令がきたら、ただちに走査開始を行なうめたの
アルゴリズムの例である。

以上のように、給紙系と原稿走査系のプログラムをそれ
ぞれ独立に作成し、ＣＰＵ２１０のプログラムは、変倍
率やコピー紙サイズ等の条件により定まる時間β３．β
４．τｌおよび周波数設定値ｆｌと給紙光、即ちカセッ
トの」二下段の選択を示すフラグＵｆを設定し、コピ一
枚数をコピー残数Ｎに設定するようにする。なお給紙系
および原稿走査光学系のプログラムの先頭番地を並列プ
ロセッサのうちの１つづつのそれぞれのプログラムカウ
ンタに設定すれば、これらが並列処理ｙれる。そのため
に、画先センサがオンしてから、レジストローラを回転
し始めるタイミング等、応答性が要求される制御も遅延
なく行なうことができ、ＣＰＵ２１０の負担は大幅に減
少する。

く他の実施例〉第１５図に本発明の他の実施例のフローチャートを示す
。木チャー１・では、第８図のチャートステップ３８０
４，５８１０のかわりにステップ５２００１．５２００
２を用いている。ステップ５２００１．５２００２の処
理ｍを実施とは、外部バス２０４を介して、ＲＯＭ２０
３やＲＡＭ２０２をアクセスしなくても実行できるよう
な定形処理である。するとステップ５２００１，５８０
５とステップ５２００２　。

５８１１のそれぞれのペアにより、ステップ５８０２か
らステップ５８１５のｎ番目のプロセッサの処理に対し
て処理４、処理３、処理２、処理１を実行する。すなわ
ち、このようにプロセッサｎのインストラクションフェ
ッチを行なうときに、外部バスインターフェース４１３
を利用するタイミングを調整し、実際のインストラクシ
ョンフェッチを待ち合わせている時間に、外部バス２０
４を使用しない処理を実行し処理能力を高めることが可
能となる。

たとえば第１６図のように、ローカルアドレスＯＯＨ番
地の第２ビツト目を、カウンタ制御フラグＣＲｎを割り
あて、ローカフ１フ１１フ０３８番地をカウンターとし
て割りあてる。

そして処理ｍの１つを第１７図のようなフローチャート
に従った処理として並列プロセッサコントローラに実行
させる。

ステップ５２２０１では、プロセッサｎのローカルアド
レスのＯＯＨ番地の第２ビツトを見る。すなわちグロー
バルアドレスの（８０Ｈ＋８Ｘｎ）番地の第２ビツトを
見て、“Ｉ　ＩＩならばステップ５２２０２に進み、“
Ｏパならばステップ５２２０３をへて終了する。ステッ
プ５２２０３はこの処理がいかなる場合も同じ時間所要
することを保証するための処理で、たとえばスタートか
ら終了までＩＢｓｅｃ常にかかるようにするためのもの
である。ステップ５２ｊ０６．３２２０７も同様であり
、いずれの分岐を行なっても全体でたとえば１ｐｓｅｃ
常にかかるようにするためのものである。ステップ５２
２０２は、カウンタを１つデクレメントする。このカウ
ンタはプロセッサｎの場合、グローバルアドレスの（８
０Ｈ＋８Ｘｎ＋３）番地のＲＡＭとしている。そしてス
テップ５２２０４では、デクレメントした結果がＯにな
ったとき、ステップ５２２０５に進み、そうでないとき
はステップ５２２０７に推む。そしテステップ５２２０
５では、」―述（７）　ＣＲｎをクリアするために、−
ｔｒｉｏまでカウンタがデクレメントされると、デクレ
メント動作が終了し、カウントダウンが停止する。

以上のような制御を行なわせると、各プロセッサのプロ
グラムａではローカルアドレスの０３Ｈ番地にタイマー
初期値を代入し、続いて、ビットＣＲｎを°“１　”に
セットすることにより、あとはビットＣＲｎが“θ″に
なるのを監視するだけでタイマー機能が実現できる。

そしてプロセッサが８個で、ｌインストラクション当り
８ｇ５ｅＣ固定時間の実行が行なわれる場合、６４ｇ５
ｅｃごとにタイマー機能レメントが実施される。

たとえば前述した原稿走査系のプログラムを第１８図の
ように変更できる。

すなわち第１４図のステップ５１５１６゜Ｓ　ｌ　５２
５にかえて、それぞれステップ５２３０１．５２３０２
とステップ５２３０３　。

５２３０４を用いる。ステップ５２３０１では回数ｖｌ
をカウンタの初期値として設定し、ステップ５２３０２
でカウンタ走行指令用のビットＣＲをセットさせ、６４
ｐＬＳｅＣごとにカウントダウンが開始する。同様にス
テップ５２３０２では回数ｖ２をカウンタの初期値とし
て設定し、ステップ５２３０４でピッ）ＣＲをセットす
る。そしてステップ５２３０５゜５２３０６において、
ビットＣＲがＯかどうかを判断し、Ｏでないときはビッ
トＣＲをセットした次のステップに戻り、ビットＣＲが
０になるまで作業を繰り返す。

このようにすることによって、従来プログラムのステッ
プ５１５１８，３１５２８のカウンターデクレメントが
不要になる。その上、ステップ５２３０２とステップ５
２３０５の間にステップを追加しても回数■１の値を変
更する必要がなくなる。前実施例では、ステップ５１５
１７．５１５１Ｂ、５１５１９の繰り返しの所要時間に
繰り返し回数ｖ１を乗じた時間が最大時間となるので、
この間にステップを追加し、最大時間を同じにするため
には、回数ｖ１の値の変更が必要であった。これに対し
本実施例では、ステップには無関係にカウンタが一定時
間ごとにデクレメントぶれるので、こういった考慮が不
用となり、プログラム修正が容易になる。

さらに他の実施例について説明する。第１９図はマイク
ロコンピュータ４０１の付加内蔵する外部クロック入力
回路２４０１の例である。

３つの立ち下がりエツジ検出回路２４０２はマイクロコ
ンピュータ４０１に付加する端子ＣＬＫＩ　、ＣＬＫ２
　、ＣＬＫ３よりそれぞれ外部クロックを入力する。立
ち下がりエツジ検出回路２４０２は、初期化信号ＣＬＫ
ＣＬＲが１になり、クリアされてから、外部クロックの
立ち下がりを検出すると“１゛を出力し、立ち下。

がりのない間は“Ｏ“°のままとなっている。

そしてこの出力はフリップフロップ２４０３の入力に接
続される。フリップフロップ２４０３は初期化信号ＣＬ
ＫＣＬＲが１になり、その時点の立ち下がりエツジ検出
回路？４０２の出力値を入力し、次の初期化信号ＣＬＫ
ＣＬＲが１になるまで保持する。データセレクタ２４０
４は選択信号Ｃ５Ｏ，ＣＳＩの値によって、Ａ。

Ｂ、Ｃ，Ｄのいずれかの入力を選択し、信号ＣＣ０ＮＤ
として出力する。たとえば信号Ｃ３Ｉ、Ｃ３ＯがＯＯの
ときはＡが選択され信号ＣＣ０ＮＤは１になり、信号Ｃ
３ｌ、Ｃ３Ｏが０１のときは、Ｂが選択され外部クロッ
ク信号ＣＬＫｌの立ち下がりがあったとき信号ＣＣ０Ｎ
Ｄはｌとなり、なかったときはＯとなる。

この立ち下がりエツジ検出回路２４０２とフリップフロ
ップ２４０３はたとえば第２０図のような回路で実現で
きる。この方式は同期式の例であり、マイクロコンピュ
ータの基本クロック等を利用しデータをサンプリングし
、サンプルされたデータの時系列的な立ち下がりを検出
するものである。外部クロック信号は４ビット並列出力
シフトレジスタ２５０１のシリアル入力端子Ｓｌに入力
される。シフトレジスタ２５０１はシステムクロック５
ＹＳＣＬＫによって順次データをシフトする。４人力Ａ
ＮＤゲート２５０２はシフトレジスタ２５０１のシフト
された古い方の２ビツトを直接入力し、他の２人力はイ
ンバータ２５０３を介してシフトされた新しい方の２ビ
ツトが接続される。

したがってシステムクロック５ＹＳＣＬＫの連続する４
つのタイミングで外部クロックが１゜１．０．０となっ
たとき４人力ＡＮＤゲート２５０２は１となる。このよ
うに同じレベルが２つ連続するという条件によりチャタ
リングが防止された一Ｌでの立ち下がりエツジの検出が
安定して行なわれる。そしてＪＫフリップフロップ２５
０４のＪ端子に４人力ＡＮＤゲート２５０２の出力が接
続され、クロックはシステムクロック５ＹＳＣＬＫに接
続されているので、次のタイミングでエツジ検出信号が
ラッチされ、ＪＫフリップフロップ２５０４の出力はｌ
となる。この信号は、フリップフロップ２４０３の入力
となり、ゲートＧを一方の入力とするＡＮＤゲー）２５
０５の他方の端子と、インバータ２５０６に接続される
。もう１つのＡＮＤゲート２５０７はインバータ２５０
６の出力とゲートＧとを入力として、出力がＪＫフリッ
プフロップ２５０８のに端子に接続される。また、ＡＮ
Ｄゲー１２５０５の出力はＪＫフリップ２５０８のＪ端
子に接続される。さらに、ＪＫフリップフロップ２５０
８のクロック端子はシステムクロック５ＹＳＣＬＫに接
続されている。立ち下がりエツジ検出回路２４０２のク
リア端子ＣＬはＪＫフリップフロップ２５０４のに端子
に接続されている。ここでクリア端子ＣＬとゲートＧを
外部で接続し、これに初期化信号ＣＬＫＣＬＲを印加す
る。初期化信号ＣＬＫＣＬＲの印加タイミングは１回に
つき、システムクロックの１周期に同期させる。初期化
信号ＣＬＫＣＬＲを１にすることにより、４人力ＡＮＤ
回路２５０２の出力がＯであるとき、ＪＫフリップフロ
ップ２５０４はクリアされ、ｌであるときは、その時点
直前のＪＫフリップフロップ２５０４の出力が１のとき
クリアされ、０のときｌにセットする。従って、初期化
信号ＣＬＫＣＬＲの印加時期によるエツジ検出のとり落
としを防止できる。また、ゲートＧを入力とするＡＮＤ
ゲー）２５０５．２５０７によって、ＪＫフリップフロ
ップ２５０８を初期化信号ＣＬＫＣＬＲに同期して、こ
の直前のエツジ検出状態を保持し、次に初期化信号ＣＬ
ＫＣＬＲが１になるまでデータ保持できるよう番こなる
。

以上のような立ち下がりエツジ検出手段を付加したマイ
クロコンピュータにおいて、この選択信号Ｃ３Ｏ，ＣＳ
Ｉの制御および検出信号ＣＣ０ＮＤのチェックを並列プ
ロセッサコントローラ４１２で行なうようにする。この
場合のフローチャートを、第２１図に示す。すなわち、
ステップ３８１６の次にステップ３２６０１を加え、プ
ロセッサ番号ｎが１まわりするごとに、初期化信号ＣＬ
ＫＣＬＲをシステムクロックに同期して、ｌにして、エ
ツジ検出の０クリアと、その直前のエツジ検出結果のラ
ッチを行なうのである。こうすることにより、次にステ
ップ３２６０１を実行するまでのプロセッサＯからプロ
セッサ７までの各処理の間、この直前のプロセッサＯか
らプロセッサ７までの処理を行なっている期間での外部
クロックの立ち下がり検出結果を選択信号ＣＳＯ，Ｃ３
Ｉを制御することにより、信号ＣＣ０ＮＤを入力して、
検査することができる。

そして、第２２図のように、各プロセッサｎ用のローカ
ルエリアのＯＯＨ番地の３．４ビツト目にそれぞれ外部
クロック選択フラグＣ８Ｏｎ、Ｃ３ｌｎを割りっけ、カ
ウンタデクレメントの処理を第２３図のように変更する
。すなわち、ステップ５２２０１にて、ＣＲが１のとき
ステップ３２８０１に進み、外部クロック選択フラグＣ
３ｌ　ｎ　、Ｃ３Ｏｎの値をそれぞれ選択信号Ｃ３Ｉ、
Ｃ３Ｏとして、データセレクタ２４０４に送りステップ
５２８０２でエツジ検出信号ＣＣ０ＮＤを読みこの値が
１ならステップ３２２０２に進みカウントダウン処理を
行ない、そうでないときはステップ３２８０３で時間調
整する。

そうすると、各プロセッサのプログラムでは、カウンタ
を単にカウントダウンタイマーとしてだけでなく、外部
クロックのカウンタとしても利用できるようになる。た
とえば前述実施例においては原稿走査系と給紙搬送系を
それぞれモータＭ２．モータＭｌで駆動しているが、プ
ログラム上では原稿走査の長さや、複写紙の移動距離を
、モータＭ２．モータＭ１の回転速度は一定に保たれて
いると仮定して、動作時間に換算して、遅延するなりの
処理を行なっていた。これに対し、本実施例においては
、第２４図のように各モータＭｌ、Ｍ２により駆動５れ
る軸にクロック円板２９０１．２９０２をそれぞれつな
げ、フォトインタラプタ２９０３゜２９０４を、クロッ
ク円板２９０１．２９０２のスリットの回転により、こ
の回転速度に応じた矩形波が出力されるように設置し、
その出力をそれぞれ本実施例の外部クロック入力回路２
４０１を内蔵したマイクロプロセッサ２９００の外部ク
ロック端子ＣＬＫＩ　、ＣＬＫ２に接続する。このよう
にした上で、たとえば原稿走査系の制御プログラムにお
いては、走査長に関する時間調整、カウンタのカウント
ダウンを外部クロックＣＬＫ２によって行ない、給紙系
の制御プログラムにおいては、複写紙の移動長に関する
時間調整は、外部クロックＣＬＫＩによって、カウント
ダウンするカウンタを用いて行なうことができ、モータ
Ｍｌ、Ｍ２の回転変動に影響されないプログラム制御が
可能となる。

以上説明したように、複数個のサブプロセッサを有する
制御用マイクロコンピュータを用いて、原稿走査系や、
給紙系などの１工程の制御をそれぞれ１つのサブプロセ
ッサに割り当て、それぞれの工程を専用に制御させるこ
とにより、時間遅れを非常に小さくしたすぐれた制御を
行なうことが可能となる上、担当工程に関するシーケン
ス制御プログラムは、それぞれ独立に動作するため、そ
の動作の他の工程の処理に影響されることがない。その
ため従来、応答性を良くするため、割込み処理等のテク
ニックを駆使することなどによりプログラムが複雑にな
り、プログラムの開発期間が増大したが、本発明により
、各工程の制御をひとまとまりの小さなプログラムにす
ることが可能になり、プログラムのモジュール化が促進
でき、開発期間も大幅に短縮でき、ミスの少ないプログ
ラム作成が可能となる。

尚、本実施例においては電子写真複写装置を例に説明し
たが、複数の工程を有するファクシミリ装置、プリンタ
等種々の画像形成装置に適用できる。

（効　　果）以上の如く本発明に依れば、各工程に夫々一つの演算制
御部（並列プロセッサ）を割当てることにより、各工程
を正確にしかも高速に制御することが可能となると共に
、他の工程に影響を受けず各工程別にプログラムを開発
すればよいので、プログラムの開発期間が短かくなり、
産業上極めて有効である。

【図面の簡単な説明】

第１図は本実施例の複写機の制御回路図、第２図は本発
明を適用しうる複写機の断面図、第３図は従来の複写機
の制御回路図、第４図は従来の複写機の制御プログラム
の一例を示す図、第５図は制御プログラムの一例を示す
図、第６図は第５図のプログラムの実行タイミングを示
す図、第７図はＣＰＵ２１０と並列プロセッサコントロ
ーラ４１２の動作関係を示す図、第８図は並列プロセッ
サコントローラ４１２の基本動作のフローチャートを示
す図、第９図は第２図の複写機の給紙等に関するタイミ
ングを示す図、第１Ｏ図は複写機の原稿走査系に関する
タイミングを示す図、第１１図は給紙等のフローチャー
トを示す図、第１２図はデュアルボー）ＲＡＭ４１１の
メモリマツプを示す図、第１３図はＩ１０ポートの領域
を示す図、第１４図は原稿走査系のフローチャートを示
す図、第１５図は本発明の他の実施例のフローチャート
を示す図、第１６図はメモリアドレスを示す図、第１７
図は第１５図の処理ｍの詳細処理プログラムを示す図、
第１８図は他の例の原稿走査系のフローチャートを示す
図、第１９図は外部クロック入力回路の回路図、第２０
図は立下がりエツジ検出回路図、第２１図は本発明の他
の実施例のフローチャートを示す図、第２２図は第２１
図の実施例のメモリアドレスを示す図、第２３図は第２
１図の処理ｍの詳細処理プログラムを示す図、第２４図
は複写装置の制御ブロック図である。ＧンＷｋ四に臣＜Ｔｈで胃０θ）も　ＳＱ’ｂＳＳ”）アト′Ｖス第７６図

Claims

【特許請求の範囲】画像形成を実行する複数のプロセス手段のシーケンスの
実行タイミングを制御する画像形成装置の制御装置にお
いて、中央演算処理部と、当該中央演算処理部から制御可能な
複数の演算制御部よりなり、シーケンスを並列動作する
複数の画像形成工程に分け、各工程の制御に一つの演算
制御部を割り当てたことを特徴とする画像形成装置の制
御装置。