JPH0233672A - 記憶回路及び画像処理装置 - Google Patents
記憶回路及び画像処理装置Info
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- JPH0233672A JPH0233672A JP18428588A JP18428588A JPH0233672A JP H0233672 A JPH0233672 A JP H0233672A JP 18428588 A JP18428588 A JP 18428588A JP 18428588 A JP18428588 A JP 18428588A JP H0233672 A JPH0233672 A JP H0233672A
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- 238000006243 chemical reaction Methods 0.000 claims description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は大容量且つ連続した高速データを扱う記′巳回
路及びそれを利用した画像処理装置に関する。
路及びそれを利用した画像処理装置に関する。
［従来技術とその問題点］
従来の画像処理装置のメモリアクセスとしては、第４図
に示す画像優先方式や第５図に示すサイクルスチール方
式が知られている。
に示す画像優先方式や第５図に示すサイクルスチール方
式が知られている。
これらの方式で使用されるメモリ素子はランダム・アク
セス可能なラムポート（並列読み書きポート）しか持た
ないので、シリアルリードとＣＰＵ等からのデータの書
換えを二つの系統で行う必要があった。従って、画像デ
ータ等の書き込み読み出し中にはＣＰＵ等のメモリアク
セスは中断ないし待機しなければなら≠テ′メモリアク
セス効率が低いという欠点が市る。
セス可能なラムポート（並列読み書きポート）しか持た
ないので、シリアルリードとＣＰＵ等からのデータの書
換えを二つの系統で行う必要があった。従って、画像デ
ータ等の書き込み読み出し中にはＣＰＵ等のメモリアク
セスは中断ないし待機しなければなら≠テ′メモリアク
セス効率が低いという欠点が市る。
近時シリアルボートとラムポートを併せ持つメモリが各
種開発発表されているが、その主目的はＥＷＳ等のＣＲ
Ｔ表示を処理装置の速度等に負担をかけることなく常時
行おうとするものである。
種開発発表されているが、その主目的はＥＷＳ等のＣＲ
Ｔ表示を処理装置の速度等に負担をかけることなく常時
行おうとするものである。
しかし、これらのメモリを使用しても入力・出力を常時
行う画像処理装置ではＣＰｔＪ等のメモ１ノアクセス効
率は依然低いという欠点がある。
行う画像処理装置ではＣＰｔＪ等のメモ１ノアクセス効
率は依然低いという欠点がある。
本発明の第１の目的はＣＰＵ等のメモリアクセス効率の
高い記憶回路を提供することにおる。
高い記憶回路を提供することにおる。
本発明の第２の目的は簡単な構成でＣＰＵ等の処理速度
を低下させることのない高速な画像処理装置を提供する
ことにおる。
を低下させることのない高速な画像処理装置を提供する
ことにおる。
Ｕ発明の構成１
上記目的を達成するために、本発明は大容量且つ連続し
た高速データを扱う記′１回路において、ランダム・ア
クセス可能なラムポートとシリアル１ノード・ライトア
クセスが可能なボートを備えた構成のメモリと、シリア
ルボート・ライトポートに入力用、出力用として各々配
置きれた時間軸変換が可能なファーストイン・ファース
トアウト構成のメモリとを配置したことを特徴としてい
る。
た高速データを扱う記′１回路において、ランダム・ア
クセス可能なラムポートとシリアル１ノード・ライトア
クセスが可能なボートを備えた構成のメモリと、シリア
ルボート・ライトポートに入力用、出力用として各々配
置きれた時間軸変換が可能なファーストイン・ファース
トアウト構成のメモリとを配置したことを特徴としてい
る。
また、画像データを処理し必要な情報を得ることのでき
る画像処理装置において、データを演算する演算回路と
、第１項記載の記憶回路とを有し、入力用・出力用ファ
ーストイン・ファーストアウト構成のメモリを、前記演
算回路にそれぞれ接続した回路を有することを特徴とし
ている。
る画像処理装置において、データを演算する演算回路と
、第１項記載の記憶回路とを有し、入力用・出力用ファ
ーストイン・ファーストアウト構成のメモリを、前記演
算回路にそれぞれ接続した回路を有することを特徴とし
ている。
［実施例１］
第１図は本発明の一実施例の記憶回路のブロック図であ
る。
る。
１はランダム・アクセス可能なラムポート・とシリアル
リード・ライトアクセスが可能なボート１ａを備えた構
成のメモリでおる。
リード・ライトアクセスが可能なボート１ａを備えた構
成のメモリでおる。
２は入力用、３は出力用のメモリで、いずれもファスト
イン・ファストアウト（ＦＩ−ＦＯ）構成となっている
。ファストイン・ファストアウト構成のメモリは非同期
で、異なる速度で且つ同時に読み書き可能である。
イン・ファストアウト（ＦＩ−ＦＯ）構成となっている
。ファストイン・ファストアウト構成のメモリは非同期
で、異なる速度で且つ同時に読み書き可能である。
各々１周で構成されているが、これを複数のもので構成
することが可能であることは勿論である。
することが可能であることは勿論である。
以下においては、第２図のダイアグラムに従ってその動
作を説明する。
作を説明する。
テレビカメラのビデオ信号等の信号を増幅・２値化等の
一定の処理を施すことにより得られたデータＡ（データ
Ｎ１固）は周期ＴのクロックＡ信号と同期して入力用メ
モリ２に順次入力される。画像処理においては一般的に
は一走査線上に５１２画素のおるものを用いるので、Ｎ
＝５１２である。
一定の処理を施すことにより得られたデータＡ（データ
Ｎ１固）は周期ＴのクロックＡ信号と同期して入力用メ
モリ２に順次入力される。画像処理においては一般的に
は一走査線上に５１２画素のおるものを用いるので、Ｎ
＝５１２である。
データＡがＮ／２個入力用メモリ２に入力された時点（
中点））より、入力用メモリ２は時間軸を変換しデータ
Ｃ（データＮ個）を周期Ｔ／２のクロックＣ信号に同期
させてシリアルポート１ａに入力しパラレル信号に変換
した後、メモリ１ｂに記憶する。
中点））より、入力用メモリ２は時間軸を変換しデータ
Ｃ（データＮ個）を周期Ｔ／２のクロックＣ信号に同期
させてシリアルポート１ａに入力しパラレル信号に変換
した後、メモリ１ｂに記憶する。
メモリ部１ｂに記憶されたデータＣ（データＮ個）はシ
リアルボートに読みだされ、パラレル信号からシリアル
信号に変換された後、周期Ｔ／２のクロックＣ信号に周
期させて出力用タイツに入力される。出力用メモリ３に
入力されたデータＣ（データＮ１固）は時間軸を変換さ
れデータＢ（ブタＮ個）として周期ＴのクロックＢ信号
に同期させてテレビモニタ等に送信される。
リアルボートに読みだされ、パラレル信号からシリアル
信号に変換された後、周期Ｔ／２のクロックＣ信号に周
期させて出力用タイツに入力される。出力用メモリ３に
入力されたデータＣ（データＮ１固）は時間軸を変換さ
れデータＢ（ブタＮ個）として周期ＴのクロックＢ信号
に同期させてテレビモニタ等に送信される。
この場合、データＡとデータＢとは丁度１画面分だけ時
間がずれてあり、同一時間で見るとデータＢは一画面前
のデータＡと同じである。
間がずれてあり、同一時間で見るとデータＢは一画面前
のデータＡと同じである。
この間、ＣＰＵ等のメモリ１ｂへのアクセスが中断され
るのはデータの久方開始時、出力の開始時及び完了時（
第２図の始点、中点、終点に相当する）の３点にすぎな
い。
るのはデータの久方開始時、出力の開始時及び完了時（
第２図の始点、中点、終点に相当する）の３点にすぎな
い。
以上のように本実施例においては、大容量且つ連続した
高速データをＣＰＵ等のアクセス効率を向上させつつリ
アルタイムにて容易に扱うことができる。
高速データをＣＰＵ等のアクセス効率を向上させつつリ
アルタイムにて容易に扱うことができる。
［実施例２］
第３図は実施例１の記・臣回路を用いた画像処理装置に
あける累積回路のブロック図である。
あける累積回路のブロック図である。
データＡは演算器４にて１画面前の画像データＢに加算
されたデータは入力用メモリ２を介しメモリ１に記′限
するとともに、出力用メモリ３を介し演算器４に入力さ
れる。
されたデータは入力用メモリ２を介しメモリ１に記′限
するとともに、出力用メモリ３を介し演算器４に入力さ
れる。
以上のような実施例においては、画像処理装置に必要な
データ累積器が簡単に構成でき、また、ハードウェアに
より実現しているので累積の過程でもＣＰＵ等によるア
クセスが可能となる。
データ累積器が簡単に構成でき、また、ハードウェアに
より実現しているので累積の過程でもＣＰＵ等によるア
クセスが可能となる。
また累積回路に限らずデータ処理を要する種々の回路に
応用可能であることは当業者には明らかである。
応用可能であることは当業者には明らかである。
［発明の効果］
以上の説明において明らかなように本発明によれば、Ｃ
ＰＵ等のメモリアクセス効率の高い記は回路を提供する
こができた。また、メモリは周期１／２以下の速度で読
み書き可能なシリアルホトを持つメモリであれば構成で
きるので、メモリ全体が高速である必要はなく、安価に
できる。
ＰＵ等のメモリアクセス効率の高い記は回路を提供する
こができた。また、メモリは周期１／２以下の速度で読
み書き可能なシリアルホトを持つメモリであれば構成で
きるので、メモリ全体が高速である必要はなく、安価に
できる。
また、入出力のデータの位相をリアルタイムで変えるこ
とができる画像処理装置を得ることができた。
とができる画像処理装置を得ることができた。
第１図は本発明の一実施例の記憶回路の、ブロック図、
第２図は第１図の記憶回路のダイアグラム、第３図は実
施例１の記憶回路を用いた画像処理装置における累積回
路のブロック図、第４図。 第５図は従来の画像処理装置のメモリアクセスである画
像優先方式およびサイクルスチール方式の各ダイアグラ
ムである。 １・・・・・・メモリ １ａ・・・・・・シリアル
ボート１ｂ・・・・・・メモリ部 ２・・・・・・入力
用メモリ３・・・・・・出力用メモリ
第２図は第１図の記憶回路のダイアグラム、第３図は実
施例１の記憶回路を用いた画像処理装置における累積回
路のブロック図、第４図。 第５図は従来の画像処理装置のメモリアクセスである画
像優先方式およびサイクルスチール方式の各ダイアグラ
ムである。 １・・・・・・メモリ １ａ・・・・・・シリアル
ボート１ｂ・・・・・・メモリ部 ２・・・・・・入力
用メモリ３・・・・・・出力用メモリ
Claims (3)
- （１）大容量且つ連続した高速データを扱う記憶回路に
おいて、 ランダム・アクセス可能なラムポートとシリアルリード
・ライトアクセスが可能なポートを備えた構成のメモリ
と、 シリアルリード・ライトポートに入力用、出力用として
各々配置された時間軸変換が可能なファーストイン・フ
ァーストアウト構成のメモリとを有することを特徴とす
る記憶回路。 - （２）第２項記載の入力用、出力用として配置された時
間軸変換が可能なファーストイン・ファーストアウト構
成の各々のメモリは１つ又は複数のものからなることを
特徴とする記憶回路。 - （３）画像データを処理し必要な情報を得ることのでき
る画像処理装置において、 データを演算する演算回路と、 第１項記載の記憶回路とを有し、 入力用・出力用ファーストイン・ファーストアウト構成
のメモリを、前記演算回路にそれぞれ接続したことを特
徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18428588A JPH0233672A (ja) | 1988-07-22 | 1988-07-22 | 記憶回路及び画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18428588A JPH0233672A (ja) | 1988-07-22 | 1988-07-22 | 記憶回路及び画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233672A true JPH0233672A (ja) | 1990-02-02 |
Family
ID=16150647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18428588A Pending JPH0233672A (ja) | 1988-07-22 | 1988-07-22 | 記憶回路及び画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023413B1 (en) | 1997-10-24 | 2006-04-04 | Canon Kabushiki Kaisha | Memory controller and liquid crystal display apparatus using the same |
-
1988
- 1988-07-22 JP JP18428588A patent/JPH0233672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023413B1 (en) | 1997-10-24 | 2006-04-04 | Canon Kabushiki Kaisha | Memory controller and liquid crystal display apparatus using the same |
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