JPH07152531A - Ｏｈｐ用表示装置 - Google Patents
Ｏｈｐ用表示装置Info
- Publication number
- JPH07152531A JPH07152531A JP5323235A JP32323593A JPH07152531A JP H07152531 A JPH07152531 A JP H07152531A JP 5323235 A JP5323235 A JP 5323235A JP 32323593 A JP32323593 A JP 32323593A JP H07152531 A JPH07152531 A JP H07152531A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- memory
- data
- original image
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Overhead Projectors And Projection Screens (AREA)
- Digital Computer Display Output (AREA)
- Position Input By Displaying (AREA)
Abstract
(57)【要約】
【目的】 原画メモリより送出される表示画像データを
もう一度ＣＰＵ読み出し用のフレームメモリに格納し、
ＤＭＡ転送（ダイレクトメモリアクセス）で画像データ
をＣＰＵが読めるようにする。 【構成】 外部装置のビデオ信号を記録する原画メモリ
と、該原画メモリと直列に接続されたＣＰＵ読み出し用
メモリと、前記原画メモリとＣＰＵ読み出し用メモリか
らタイミング信号とシリアル−パラレル変換回路によ
り、ＣＰＵがデータをＤＭＡ転送で読み込む手段と、前
記タイミング信号とパラレル−シリアル変換回路によ
り、ＣＰＵがデータをＤＭＡ転送で前記原画メモリとＣ
ＰＵ読み出し用メモリに書き込む手段とを有する。 【効果】 フレームメモリでも処理速度の異なるＣＰＵ
とビデオ信号間で、データを取り込み画像処理をするこ
とが可能となる。
もう一度ＣＰＵ読み出し用のフレームメモリに格納し、
ＤＭＡ転送（ダイレクトメモリアクセス）で画像データ
をＣＰＵが読めるようにする。 【構成】 外部装置のビデオ信号を記録する原画メモリ
と、該原画メモリと直列に接続されたＣＰＵ読み出し用
メモリと、前記原画メモリとＣＰＵ読み出し用メモリか
らタイミング信号とシリアル−パラレル変換回路によ
り、ＣＰＵがデータをＤＭＡ転送で読み込む手段と、前
記タイミング信号とパラレル−シリアル変換回路によ
り、ＣＰＵがデータをＤＭＡ転送で前記原画メモリとＣ
ＰＵ読み出し用メモリに書き込む手段とを有する。 【効果】 フレームメモリでも処理速度の異なるＣＰＵ
とビデオ信号間で、データを取り込み画像処理をするこ
とが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は入力した画像を記憶し、
この記憶した画像を画像処理する機能を有するＯＨＰ用
表示装置に関するものである。
この記憶した画像を画像処理する機能を有するＯＨＰ用
表示装置に関するものである。
【０００２】
【従来技術】従来、ＯＨＰ表示装置では、入力される異
なる周波数のビデオ信号をＬＣＤに表示することが求め
られていた。その目的を達成するためには、一旦原画像
をメモリに格納し、この格納された画像データを読み出
し表示するように構成している。そこで、ビデオ信号を
取り込むタイミングと表示するタイミングは非同期と
し、並行動作が行えるフレームメモリを使用するのが一
般的であった。このメモリはＦＩＦＯ（ファーストイン
ファーストアウト）の構成をなし、最初に書いた画像デ
ータを最初に読み出せるようになっており、入力クロッ
クにより内部でアドレスポインタがインクリメントし、
読み書きを非同期に動作することができるものである。
また、ズーム機能の備わった装置では出力データを加工
することでリアルタイムに任意の範囲を拡大していた。
なる周波数のビデオ信号をＬＣＤに表示することが求め
られていた。その目的を達成するためには、一旦原画像
をメモリに格納し、この格納された画像データを読み出
し表示するように構成している。そこで、ビデオ信号を
取り込むタイミングと表示するタイミングは非同期と
し、並行動作が行えるフレームメモリを使用するのが一
般的であった。このメモリはＦＩＦＯ（ファーストイン
ファーストアウト）の構成をなし、最初に書いた画像デ
ータを最初に読み出せるようになっており、入力クロッ
クにより内部でアドレスポインタがインクリメントし、
読み書きを非同期に動作することができるものである。
また、ズーム機能の備わった装置では出力データを加工
することでリアルタイムに任意の範囲を拡大していた。
【０００３】
【発明が解決しようとする課題】従来のフレームメモリ
を使用した装置では、読み出し、書き込みは高速に行う
ため、原画像をＣＰＵが読み出し、フロッピーディスク
等の記憶媒体に記憶させたり、記憶画像をフレームメモ
リに書き込むことはできなかった。
を使用した装置では、読み出し、書き込みは高速に行う
ため、原画像をＣＰＵが読み出し、フロッピーディスク
等の記憶媒体に記憶させたり、記憶画像をフレームメモ
リに書き込むことはできなかった。
【０００４】
【課題を解決するための手段】本発明は従来の問題点に
鑑みなされたもので、外部装置のビデオ信号を記録する
原画メモリと、該原画メモリと直列に接続されたＣＰＵ
読み出し用メモリと、前記原画メモリとＣＰＵ読み出し
用メモリからタイミング信号とシリアル−パラレル変換
回路により、ＣＰＵがデータをＤＭＡ転送で読み込む手
段と、前記タイミング信号とパラレル−シリアル変換回
路により、ＣＰＵがデータをＤＭＡ転送で前記原画メモ
リとＣＰＵ読み出し用メモリに書き込む手段とを有する
ＯＨＰ用表示装置を提案するものである。
鑑みなされたもので、外部装置のビデオ信号を記録する
原画メモリと、該原画メモリと直列に接続されたＣＰＵ
読み出し用メモリと、前記原画メモリとＣＰＵ読み出し
用メモリからタイミング信号とシリアル−パラレル変換
回路により、ＣＰＵがデータをＤＭＡ転送で読み込む手
段と、前記タイミング信号とパラレル−シリアル変換回
路により、ＣＰＵがデータをＤＭＡ転送で前記原画メモ
リとＣＰＵ読み出し用メモリに書き込む手段とを有する
ＯＨＰ用表示装置を提案するものである。
【０００５】
【作用】本発明では、フレームメモリで構成された原画
メモリの内容をＣＰＵが読み出すために同一のフレーム
メモリを直列に接続し、原画メモリより送出される表示
画像データをもう一度ＣＰＵ読み出し用のフレームメモ
リに格納し、ＤＭＡ転送（ダイレクトメモリアクセス）
で画像データをＣＰＵが読めるようにするため、タイミ
ング信号とシリアル−パラレル変換回路を付加した。ま
たＣＰＵがＤＭＡ転送で書き込めるようにするため、タ
イミング信号とパラレル−シリアル変換回路及びマルチ
プレクサを付加した。
メモリの内容をＣＰＵが読み出すために同一のフレーム
メモリを直列に接続し、原画メモリより送出される表示
画像データをもう一度ＣＰＵ読み出し用のフレームメモ
リに格納し、ＤＭＡ転送（ダイレクトメモリアクセス）
で画像データをＣＰＵが読めるようにするため、タイミ
ング信号とシリアル−パラレル変換回路を付加した。ま
たＣＰＵがＤＭＡ転送で書き込めるようにするため、タ
イミング信号とパラレル−シリアル変換回路及びマルチ
プレクサを付加した。
【０００６】
【実施例】本発明の実施例を添付図面を参照して説明す
る。図１の電気的ブロック図で示すように、ＣＰＵ８は
ワークメモリ９を自由にアクセスできるようになされて
いる。ＣＰＵ８及びワークメモリ９はデータバスＧに接
続されており、外部装置からのビデオ信号を原画メモリ
３に書き込むため、ワークメモリ９のデータをラッチ回
路１１に送出し、ＣＰＵ８のラッチ信号Ｆによりデータ
はラッチすることができる。ラッチ信号Ｆはビデオ信号
取り込みタイミングコントローラ１にも入力され、ラッ
チのタイミングをコントローラ１に知らせることができ
る。ラッチ１１によりラッチされた画像データＥはパラ
レル−シリアル変換器１０に入力され、ビデオ信号取り
込みタイミングコントローラ１より送出されるデータシ
フトクロック信号Ｄによりパラレルデータはシリアルデ
ータに変換され、シリアルデータＣはマルチプレクサ２
に入力される。
る。図１の電気的ブロック図で示すように、ＣＰＵ８は
ワークメモリ９を自由にアクセスできるようになされて
いる。ＣＰＵ８及びワークメモリ９はデータバスＧに接
続されており、外部装置からのビデオ信号を原画メモリ
３に書き込むため、ワークメモリ９のデータをラッチ回
路１１に送出し、ＣＰＵ８のラッチ信号Ｆによりデータ
はラッチすることができる。ラッチ信号Ｆはビデオ信号
取り込みタイミングコントローラ１にも入力され、ラッ
チのタイミングをコントローラ１に知らせることができ
る。ラッチ１１によりラッチされた画像データＥはパラ
レル−シリアル変換器１０に入力され、ビデオ信号取り
込みタイミングコントローラ１より送出されるデータシ
フトクロック信号Ｄによりパラレルデータはシリアルデ
ータに変換され、シリアルデータＣはマルチプレクサ２
に入力される。
【０００７】マルチプレクサ２にはビデオ信号Ａも入力
され、どちらを入力するかはＣＰＵ８より送出される切
換信号Ｎにより選択される。マルチプレクサ２により選
択された画像データＢは、ビデオ信号取り込みタイミン
グコントローラ１からのデータシフトクロック信号Ｄの
タイミングで原画メモリ３に取り込まれる。データシフ
トクロック信号Ｄとは非同期である表示タイミングクロ
ックＩは、表示タイミングコントローラ６により抽出さ
れ、液晶表示装置（ＬＣＤ）７へのデータラッチクロッ
ク及び原画メモリ３のデータ出力クロック、及びＣＰＵ
読み出しメモリ４のデータ入力クロックとして機能す
る。
され、どちらを入力するかはＣＰＵ８より送出される切
換信号Ｎにより選択される。マルチプレクサ２により選
択された画像データＢは、ビデオ信号取り込みタイミン
グコントローラ１からのデータシフトクロック信号Ｄの
タイミングで原画メモリ３に取り込まれる。データシフ
トクロック信号Ｄとは非同期である表示タイミングクロ
ックＩは、表示タイミングコントローラ６により抽出さ
れ、液晶表示装置（ＬＣＤ）７へのデータラッチクロッ
ク及び原画メモリ３のデータ出力クロック、及びＣＰＵ
読み出しメモリ４のデータ入力クロックとして機能す
る。
【０００８】原画メモリ３の画像データＨは、この表示
タイミングクロックＩに同期し出力され、ＣＰＵ読み出
しメモリ４へ取り込まれると同時にＬＣＤ７にも送出さ
れる。表示タイミングコントローラ６からはＬＣＤ７に
表示するため、水平垂直同期信号Ｍを抽出し原画メモリ
の画像はＬＣＤ７に表示される。
タイミングクロックＩに同期し出力され、ＣＰＵ読み出
しメモリ４へ取り込まれると同時にＬＣＤ７にも送出さ
れる。表示タイミングコントローラ６からはＬＣＤ７に
表示するため、水平垂直同期信号Ｍを抽出し原画メモリ
の画像はＬＣＤ７に表示される。
【０００９】ＣＰＵ８からは原画メモリ３の内容を読み
出すため、取り込み要求信号Ｊを表示タイミングコント
ローラ６に送出できるようになっている。この信号によ
り原画メモリ３と同じデータのＣＰＵ読み出しメモリ４
のデータを読み出す。表示タイミングコントローラ６か
ら読み出しシフトクロックＫが出力され、ＣＰＵ読み出
しメモリ４のシリアルデータＬはシリアル−パラレル変
換器５に入力され、読み出しシフトクロックＫによりパ
ラレルデータに変換され、原画メモリ３の内容はデータ
バスＧに現れ、ＣＰＵ８はデータを読み取ることができ
る。データ出力は高速に動作するため、ＣＰＵ８より出
力する取り込み要求信号送出後、直ちにデータを読むこ
とができる。
出すため、取り込み要求信号Ｊを表示タイミングコント
ローラ６に送出できるようになっている。この信号によ
り原画メモリ３と同じデータのＣＰＵ読み出しメモリ４
のデータを読み出す。表示タイミングコントローラ６か
ら読み出しシフトクロックＫが出力され、ＣＰＵ読み出
しメモリ４のシリアルデータＬはシリアル−パラレル変
換器５に入力され、読み出しシフトクロックＫによりパ
ラレルデータに変換され、原画メモリ３の内容はデータ
バスＧに現れ、ＣＰＵ８はデータを読み取ることができ
る。データ出力は高速に動作するため、ＣＰＵ８より出
力する取り込み要求信号送出後、直ちにデータを読むこ
とができる。
【００１０】次に実際の動作を説明する。外部装置のビ
デオ信号Ａを原画メモリ３に記録する場合は、ＣＰＵ８
より切換信号Ｎがマルチプレクサ２に印加され、ビデオ
信号取り込みタイミングコントローラ１内のＰＬＬ回路
により、ビデオ信号Ａに同期されるように制御されたビ
デオ信号取り込みタイミングコントローラ１からのデー
タシフトクロック信号Ｄでラッチされ、データＡは順次
原画メモリ３に格納され記録される。原画メモリ３の読
み出しは、表示タイミングコントローラ６からの表示タ
イミングクロックＩにより行われ、原画メモリ３のデー
タＨは順次ＣＰＵ読み出しメモリ４に転送される。同時
にＬＣＤ７へも画像データＨ、表示タイミングクロック
Ｉ及び水平垂直同期信号Ｍが送られＬＣＤ７に表示をす
る。
デオ信号Ａを原画メモリ３に記録する場合は、ＣＰＵ８
より切換信号Ｎがマルチプレクサ２に印加され、ビデオ
信号取り込みタイミングコントローラ１内のＰＬＬ回路
により、ビデオ信号Ａに同期されるように制御されたビ
デオ信号取り込みタイミングコントローラ１からのデー
タシフトクロック信号Ｄでラッチされ、データＡは順次
原画メモリ３に格納され記録される。原画メモリ３の読
み出しは、表示タイミングコントローラ６からの表示タ
イミングクロックＩにより行われ、原画メモリ３のデー
タＨは順次ＣＰＵ読み出しメモリ４に転送される。同時
にＬＣＤ７へも画像データＨ、表示タイミングクロック
Ｉ及び水平垂直同期信号Ｍが送られＬＣＤ７に表示をす
る。
【００１１】原画メモリ３に記録されたデータをワーク
メモリ９へ取り込む場合は、ＣＰＵ８から取り込み要求
信号Ｊを表示タイミングコントローラ６へ印加すること
により、シフトクロックＫがＣＰＵ読み出しメモリ４及
びシリアル−パラレル変換器５へ印加され、ＣＰＵ読み
出しメモリ４を介して読み出されたシリアルデータＬは
パラレルに変換され、リアルタイムにＣＰＵ８はデータ
を読むことができ、ワークメモリ９に一旦格納し画像処
理を可能とする。
メモリ９へ取り込む場合は、ＣＰＵ８から取り込み要求
信号Ｊを表示タイミングコントローラ６へ印加すること
により、シフトクロックＫがＣＰＵ読み出しメモリ４及
びシリアル−パラレル変換器５へ印加され、ＣＰＵ読み
出しメモリ４を介して読み出されたシリアルデータＬは
パラレルに変換され、リアルタイムにＣＰＵ８はデータ
を読むことができ、ワークメモリ９に一旦格納し画像処
理を可能とする。
【００１２】また、画像処理の画像データを原画メモリ
３に格納したい場合は、ＣＰＵ８からマルチプレクサ２
に切換信号Ｎを印加し、シリアルデータＣを入力可能と
し、ビデオ信号取り込みタイミングコントローラ１のモ
ードを変更し、ＣＰＵ８よりデータ送出の準備をする。
データをデータバスＧに送出しラッチ信号Ｆを送出する
とラッチ回路１１にラッチされた画像データＥは、ビデ
オ信号取り込みタイミングコントローラ１より送出する
データシフトクロック信号Ｄによりパラレル−シリアル
の変換器１０よりシリアルデータＣが出力されマルチプ
レクサ２を通してデータシフトクロック信号Ｄにより原
画メモリ３に順次格納される。
３に格納したい場合は、ＣＰＵ８からマルチプレクサ２
に切換信号Ｎを印加し、シリアルデータＣを入力可能と
し、ビデオ信号取り込みタイミングコントローラ１のモ
ードを変更し、ＣＰＵ８よりデータ送出の準備をする。
データをデータバスＧに送出しラッチ信号Ｆを送出する
とラッチ回路１１にラッチされた画像データＥは、ビデ
オ信号取り込みタイミングコントローラ１より送出する
データシフトクロック信号Ｄによりパラレル−シリアル
の変換器１０よりシリアルデータＣが出力されマルチプ
レクサ２を通してデータシフトクロック信号Ｄにより原
画メモリ３に順次格納される。
【００１３】
【発明の効果】本発明により、フレームメモリでも処理
速度の異なるＣＰＵとビデオ信号間で、データを取り込
み画像処理をすることが可能となる。
速度の異なるＣＰＵとビデオ信号間で、データを取り込
み画像処理をすることが可能となる。
【図１】 本発明の電気的ブロック図
１ ビデオ信号取り込みタイミングコントローラ ２ マルチプレクサ ３ 原画メモリ ４ ＣＰＵ読み出しメモリ ５ シリアル−パラレル変換器 ６ 表示タイミングコントローラ ７ ＬＣＤ ８ ＣＰＵ ９ ワークメモリ １０ パラレル−シリアル変換器 １１ ラッチ回路 Ａ ビデオ信号 Ｂ 画像データ Ｃ シリアルデータ Ｄ データシフトクロック信号 Ｅ 画像データ Ｆ ラッチ信号 Ｇ データバス Ｈ 画像データ Ｉ 表示タイミングクロック Ｊ 取り込み要求信号 Ｋ 読み出しシフトクロック Ｌ シリアルデータ Ｍ 水平垂直同期信号 Ｎ 切換信号
Claims (1)
- 【請求項１】 外部装置のビデオ信号を記録する原画メ
モリと、該原画メモリと直列に接続されたＣＰＵ読み出
し用メモリと、前記原画メモリとＣＰＵ読み出し用メモ
リからタイミング信号とシリアル−パラレル変換回路に
より、ＣＰＵがデータをＤＭＡ転送で読み込む手段と、
前記タイミング信号とパラレル−シリアル変換回路によ
り、ＣＰＵがデータをＤＭＡ転送で前記原画メモリとＣ
ＰＵ読み出し用メモリに書き込む手段とを有することを
特徴とするＯＨＰ用表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323235A JPH07152531A (ja) | 1993-11-29 | 1993-11-29 | Ｏｈｐ用表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323235A JPH07152531A (ja) | 1993-11-29 | 1993-11-29 | Ｏｈｐ用表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152531A true JPH07152531A (ja) | 1995-06-16 |
Family
ID=18152518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323235A Pending JPH07152531A (ja) | 1993-11-29 | 1993-11-29 | Ｏｈｐ用表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07152531A (ja) |
-
1993
- 1993-11-29 JP JP5323235A patent/JPH07152531A/ja active Pending
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