JPS59232390A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えば文字多重放送受信装置に於いて、文
字多重信号から得らｎた画像情報をモニタに表示する為
の表示装置に関する。

〔発明の技術的背景〕

第１図は文字多重放送受信装置に於いて、文字多重信号
から得られた画像情報をモニタに表示する為の表示装置
の従来例を示す回路図である。図に於いて、１１は画面
１フレ一ム分の画像データ（文字データや図形データ等
）を格納する為の表示用フレームメモリである。１２は
送られてきた文字多重信号よりフレームメモリ１１に記
憶する為の画像データを生成する信号処理回路である。

この信号処理回路１２は例えばマイクロコンピュータで
構成される。１３はこの信号処理回路１１、に接続され
たアドレスバス、１４は同じくデータバスである。信号
処理回路１２は単に一方的に表示用フレームメモリ１１
に画像データを書き込むだけでなく、例えばスクロール
表示モード等の場合には、表示用フレームメモリ１１か
ら画像データを読み込み、この画像データを再度メモリ
１１の異なるアドレスに書き込む処理も行なう。

１５は表示動作上の各種基準タイミングを示すタイミン
グパルスを発生するタイミングパルス発生回路である。

このタイミングパルス発生回路１５はビデオ信号から分
離さｎた水平同期信号ＨＤ、垂直同期信号ＶＤを用いて
各種タイミングパルスを出力する。１６は表示用ライン
カウンタで、表示用フレームメモリ１１のラインアドレ
ス、つ才り画面縦方向のアドレスを指定するアドレスデ
ータを出力する。１７は表示用バイトカウンタで、表示
用フレームメモリ１１のバイトアドレス、つまり、画面
横方向のアドレスを指定するアドレスデータを出力する
。

こｎらカウンタ１６，１７はそれぞれ画面走査に同期し
てタイミングパルス発生回路１５から出力されるタイミ
ングパルスＰＩｓＰ２　をカウントすることにより、画
面走査に同期して表示用フレームメモリ１１のアドレス
指定を行ｒｔ　ウ。

Ｊ　８　、　Ｊ　’９　、２０はバッファゲートである
。

バッファゲート１８．１９は画像非表示期間（水平ブラ
ンキング期間、垂直ブランキング期間）に導通する。バ
ッファゲート２０は画像表示期間に導通する。非表示期
間か表示期間かを示すタイミングパルスＰ３はタイミン
グパルス発生回路１５から発生される。このタイミング
パルスＰ３はバッファゲート２０に対しては直接供給さ
れ、バッファゲートＪ　ｓ　、　Ｊ　９に対してはイン
バータ回路２１を介して供給される。

２２は表示期間か否かを示すタイミングパルスＰ、を信
号処理回路１２に入力する為のＩ１０ボートである。

２３は並直変換回路で、表示期間に表示用フレームメモ
リ１ノから読み出された画像データを並列→直列変換し
、受像管２４に供給する。

すなわち、表示用フレームメモリ１１に格納された１ラ
イン分の画像データは表示用バイトカウンタ１７からの
アドレスデータに従ってバイト単位で読み出される。こ
のバイト単位の画像データは例えば８ビツトの並列デー
タである。

したがって、並直変換回路２３はこｎを受像管２４に供
給可能なように直列データに変換する。

上記構成によれば、非表示期間にはバッファゲート１Ｂ
、１９がゲートを開き、信号処理回路１２から表示用フ
レームメモリ１１に画像データが書き込まイする。この
とさのアドレスデータはやはり信号処理回路１１から出
力さ２％る。

一方、表示期間はバッファゲート２０がゲートを開き、
カウンタ１６，１７からのアドレスデータに従って表示
用フレームメモリ１１から画像データが読み出される。

この画像データは並直変換回路２３を介して受像管２４
に供給され画像表示がなされる。

〔背景技術の問題点〕

しかしながら上記構成によれば、水平ブランキング期間
のような非常に短い期間しか信号処理回路１２は表示用
フレームメモＩＪ　Ｊ　ｚに画像データを書き込んだり
、メモＩＪ　Ｊ　Ｊから画像データを読み込むことがで
きない。したがって、表示用フレームメモリ１１に対す
る画像データの書き込み効率が悪く、高速のメモリ書き
込みを行なうことができないという欠点がある。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、表
示用フレームメモ−りに対する画像データの書き込み効
率を向上させることができる表示装置を提供することを
目的とする。

〔発明の概架〕 この発明は、表示用フｌ／−ムメモリとこの表示用フレ
ームメモリに書き込む為の画像データ及びそのアドレス
データを発生しその書き込み命令を実行するデータ温々
の間に、このデータ源から出力される画像データ及びア
ドレスデータを表示用フレームメモリに供給する前（こ
−巨記憶す記憶手段を設けることにより、表示期間、非
表示期間にかかわらず、前記データ源が前記表示用フレ
ームメモリに対する書き込み命令を実行できるように構
成したものである。

〔発明の実施例〕

以下、１ス１面を・参照してこの発明の一笑施例を詳細
ｔこ説明する。第２図に於いて、３１は画面１フレ一ム
分の画像データを格納する為の表示用フレームメモリ、
３２は文字多ｙ＜ｙ号より表示用フレームメモリ３１に
記憶する為の画像データを生成する為の信号処理回路で
、例えはマイクロコンピュータから成る。３３はデータ
バス、３４はアドレスバスである。３５．３６はシリア
ルメモリで、例えばＮ段（但し、Ｎは正の整数）の容量
を待つファースト−インファースト−アウト回路（以下
、ＦＩ　ＦＯ回路と称する）である。これら、ＦＩＦＯ
回路３５．３６はそれぞわ信号処理回路３２から出力さ
れる画像データ、アドレスデータを表示用フｌ／−ム３
１ｒｔこ供給する前に一旦蓄えるものである。３７は表
示動作上の各種基準タイミングを示すタイミングパルス
を発生するタイミングパルス発生回路である。３８は表
示用フレームメモリ３１の画像データを受像管に供給す
る為のアドレスデータを発生する表示用アドレス発生回
路、３９は表示期［１；１か非表示期間かによって、表
示用フレームメモリ３１に対するアドレスデータの供給
を切り換えるアト１ノス切換回路である。４θは表示用
フレームメモリ３１から読み出された画像データを並列
−→直列変換し、受像管４１に供給する為の並／直変換
回路である。

４２はアドレスバス３４の番地が前記表示用フレームメ
モリ３１の−ｒドレスヲ指足しているか否かをイ；」ホ
するアドレス判定回路ある。４２はアンド回路で、アド
レス切換回路４１の判定出力及び信号処理回路３２から
のノモリ舊き込みタイミングパルスＰ１が供給される。

そして、アドレスバス３４の番地かメモリ３１のアドレ
スを指定しているとの判定話朱が得られているときゲー
トをＤ１４き、パルスＰＬをシフトインパルスＰ、とし
てＦＩＦＯ回路３５．３６に供坩する。ＦＩＦＯ回路３
５．３６のシフトアウトパルスＰ３はアンド回路４４か
ら供給される。アンド回路４４には、Ｆ　ＩＦＯ回路３
６からアウトプットレディパルスＰＭ、タイミングパル
ス発生回路３７からパルスＰ　６　ｔ　Ｐ　？が供給さ
れている。

アウトプットレディパルスはＦＩＦＯ回路３６にアドレ
スデータが蓄えられている期間ハイレベルとなるパルス
である。パルスＰａ　ハ、ＦＩＦＯ回路３５．３６のデ
ータを読み出す為のパルスである。パルスＰ、はブラン
キング期間（非表示期間）にハイレベルとなるブランキ
ングパルスである。アンド回路４４は、アウトプットレ
ディパルスＰ５ｓブランキンクハルスＰ丁がともにハイ
レベルの期間にゲートを開き、パルスＰ６を通過せしめ
る。これがシフトアウトパルスＰ３となる。

４５はブランキング期間にゲートを開き、ＦＩＦＯ回路
３５の画像データを表示用フレームメモリ３１に供給す
るスリーステートゲートである。４６も同様に、ＦＩＦ
Ｏ回路３６のアドレスデータをアドレス切換回路３９に
供給するスリーステートゲートである。これらスリステ
ートゲート４５，４６はブランキングパルスＰ？のハイ
レベルの期間にゲートを開く。Ｐ８は表示用フレームメ
モリ３１にＦＩＦＯ回路３５からの画像データを書き込
む為のパルスである。このパルスＰ８は、アウトプット
レディパルスＰう、ブランキングパルスＰ、がともにハ
イレベルの期間に、アンド回路４７を通過し、表示用フ
レームメモリ３１にライートパルスＰ０として供給され
る。タイミングパルス発生回路３７から出力されるパル
スＰＩＯは表示用のアドレスデータを作る為の基準とな
るタイミングパルスで、表示用アドレス発生回路３８に
供給される。

アドレス切換回路３９はブランキング期間、つまり非表
示期間はＦＩＦＯ回路３６からのアドレスデータを選択
し、表示期間は表示用アドレス発生回路３８からのアド
レスデータを選択する。

この制御はブランキングパルスＰ？によってなされる。

タイミングパルス発生回路３７から出力されるパルスｐ
ｔｔは画像データを並列→直列に変換する為のクロック
パルスである。

上記構成に於いて、第３図を参照しながら動作を説明す
る。第３図（、）は映像信号を示し、同図（ｂ）はブラ
ンキングパルスＰ？のうち、特に水平ブランキングパル
スＰＨ？を示す。第３図（Ｃ）はパルスＰ６を示し、同
図（ｄ）はパルスＰ８を示し、同図（ｅ）はシフトイン
パルスＰ２　を示し、同図（ｒ）はアウトプットレディ
パルスＰ５を示し、同図（ｇ）はシフトアウトパルスｐ
ｓを示し、同図（ｈ）はライトパルスＰ９を示す。

信号処理回路３２から出力される画像データ及びアドレ
スデータはシフトインパルスＰ２に従って−＝、　ＦＩ
ＦＯ回路３５．３６に書き込まれる。もし、ＦＩＦＯ回
路３５．３６にそれぞれ画像データ、アドレスデータが
書き込まれていわば、アウトプットレディパルスＰ、が
ハイレベルとなるので、非表示期間、つまり表示用フレ
ームメモリ３１から表示の為に画像データを読み出すこ
とが行なわれていない期間、アンド回路４４がゲートを
開く。その結果、シフトアウトパルスＰ３がＦＩＦＯ回
路３５．３６に供給され、これら回路３５．３６に蓄え
られている画像データ、アドレスデータが読み出さイす
る。

また、このとき、スリーステートゲート４５゜４６がゲ
ートを開き、かつアドレス切換回路３９はＦＩＦＯ回路
３６からのアドレスデータを選択するようになっている
。したがって、ＦＩＦＯ回路３５．３６からの画像デー
タ、アドレスデータは表示用フレームメモリー３１に供
給さワ２．る。

そして、このとき、表示用フレームメモリ３１には、ラ
イトパルスＰ、が供給されているので、ＦＩＦＯ回路３
５からの画像データはＦＩＦＯ回路３６からのアドレス
データによって指定さ石、るアドレスに書き通すれる。

仮に、ＦＩ　ＦＯ回路３５．３６に１ワ一ド分のデータ
しか書き通すれていない場合は、アウトプットレディパ
ルスＰ５６まシフト丁°ウドパルスＰ３が１個加えられ
ると、即座にロウレベルとなり、表示用フレームメモリ
３１ζこ対する杏き込みは終了する。一方、ＦＩＦＯ回
路３５　、３６に何ワードかのデータが書き込まれてい
るならば、アウトプットレディパルスＰ、はデータが蓄
えられている期間、ハイレベルを保つ為、表示用フレー
ムメモリ３ノに対する画像データの書き込みが続けられ
る。なお、１回の非表示期間で全データの転送が完了し
なかったときは、次の表示期間にもちこされる。その間
、信号処理回路３２は次の書き込み爺◆を来行し、　Ｆ
ＩＦＯ回路３５．３６に新たなデータを香き込む。この
場合、信号処理回路３２から供給されるデータ量がＦＩ
ＦＯ回路３５．３６の容量を越えてこれら回路３５．３
６がオーバフローしてしまうことが考えらイするが、こ
れはほとんど生じない。

すなわち、表示用フレームメモリ３１に対する■・き込
みは、その書き込みサイクルが表示用フレームメモリ３
１のアクセス時間を満たせばよいので、高速で行なうこ
とができる。したがって、ＦＩＦＯ回路３５．３６にデ
ータの転送りしが生じたとしても、それはごくわずかな
量にすぎないからである。なおこのような問題は、信号
処理回路３２からＦＩＦＯ回路３５．３６に供給するデ
ータ量を、これら回路３５．３６がオーバフローするこ
とかないような量に設冗したり、ＦＩ　ＦＯ回路３５．
：１６の容量（段数）を大きくすることによって簡単Ｏ
こ解決することができる。

以上詳述したこの実施例によれば、信号処理回路３２は
表示期間、非表示期間条こかかわらず、任意の時間に自
由に表示用フレームメモリ３１に対する書き込み命令を
実行することができるので、高速のメモリ書き込みを実
行することができる。

才だ、従来装置に対して、ＦＩＦＯ回路３５゜３６やア
ドレス判定回路４２、それに数個のゲート回路を月別す
るだけの簡単な回路構成で実現することができる。

なお、先の実施例では、ブランキング期間に表示用フレ
ームメモＩＪ　３１に対する書き込みを行なう場合につ
いて説明したが、ブランキング期間に限らず、メモリ３
１が表示用アドレス発主回路３８によってアクセスされ
ている期間（表示期間）以外であって、なおかついずれ
の回路によっても支配されていない期間であればいつで
もよい。

また、シリアルメモリとしてはＦＩＦＯｌ路に限らず、
ラーストーインファーストアウト回路であってもよい。

また、記１ル手段はシリアルメモリに限らず、所定の容
はヲもつものであわばよい。

〔発明の効果〕

このようにこの発明によｎば、表示用フレームメモリに
対する画像データの書き込み効率を向上させることがで
きる表示装置を提供することができる。

【図面の簡単な説明】

第１図は従来の表示装置を示す回路図、第２図はこの発
明に係る表示装置の一笑施例を示す３１・・・表示用フ
レームメモリ、３２・・・信号処理回路、３３・・・デ
ータバス、３４・・・アドレスバス、３５．３６・・・
ＦＩ　ＦＯ回路、３７・・・タイミングパルス発生回路
、３８・・・表示用アドレス発生回路、３９・・・アド
レス切換回路、４０・・・並直変換回路、４１・・・受
像管、４２・・・アドレス判定回路、４３，４４．４７
・・・アンド回路、４５．４６・・・スリステートゲー
ト。 出願人代理人　弁理士　鈴　江　武　彦第１図 １ζ 第２ｖＪ

Claims (1)

1. 【特許請求の範囲】 画面１フレ一ム分の画像データを格納する為の表示用フ
   レームメモリと。 圃面走査をこ同期して前記表示用フレームメモリから画
   像データを読み出し画像表示する画像表示手段と。 前記表示用フレームメモリに書き込む為の画像データ及
   びそのアドレスデータを発生しその書き込み命令を実行
   するデータ源と。 このデータ源から出力される画像データ及びアドレスデ
   ータを前記表示用フレームメモリに供給する前に一旦記
   憶する記憶手段と。 この記憶手段に記憶されている画像データ及びアドレス
   データを前記表示用フレームメモリが前記画像表示手段
   によってアクセスされていない期間に読み出し読み出さ
   れた画像データをそのアドレスデータによって指定され
   る、前記表示用フレームメモリのアドレスに書き込むデ
   ータ書き込み手段とを具備した表示装置。