JPS58154888A - 表示装置の高速処理装置 - Google Patents
表示装置の高速処理装置Info
- Publication number
- JPS58154888A JPS58154888A JP57038632A JP3863282A JPS58154888A JP S58154888 A JPS58154888 A JP S58154888A JP 57038632 A JP57038632 A JP 57038632A JP 3863282 A JP3863282 A JP 3863282A JP S58154888 A JPS58154888 A JP S58154888A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- display
- fifo
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、表示装置のりフレッシュメモリへの主制御部
からのアクセスに対する待時間を少な（して高速処理を
行なう表示装置の高速処理装置に関する。
からのアクセスに対する待時間を少な（して高速処理を
行なう表示装置の高速処理装置に関する。
主制御部としてマイクロプロセッサを使用し、ＣＲＴデ
ィスプレイにパターン表示すべき各ドツト◆ζ対応した
リフレッシュメモリを持った従来の表示装置の回路を第
１図に示す。
ィスプレイにパターン表示すべき各ドツト◆ζ対応した
リフレッシュメモリを持った従来の表示装置の回路を第
１図に示す。
第１図において、Ｐはマイクロプロセッサで構成された
主制御部で、アドレスバスＡと、データバスＤとを有す
る。アドレスバスＡからリフレッシュメモリＲＡＭへ送
られるアドレス信号はマルチプレクサＭＰに接続され、
リフレッシュメモリＲＡＭへはアドレスバスＡのアドレ
ス信号またはカウンタＣ１の出力のいずれかが切替え印
加される。
主制御部で、アドレスバスＡと、データバスＤとを有す
る。アドレスバスＡからリフレッシュメモリＲＡＭへ送
られるアドレス信号はマルチプレクサＭＰに接続され、
リフレッシュメモリＲＡＭへはアドレスバスＡのアドレ
ス信号またはカウンタＣ１の出力のいずれかが切替え印
加される。
カウンタＣ１はＣＲＴディスプレイの水平期間信号Ｈお
よび重置期間信号Ｖを作成し、ＣＲＴ信号−路Ｓｌｃ印
加する。リフレッシュメモリＲＡＭの出力はシフトレジ
スタＳＲのパラレル入力端子に接続され、ある特定のタ
イミングでロードされ、ドツトクロックでシフトされる
。ＣＯシフトレジスタＳＲの；出力はＣＲＴ信号回路Ｓ
に印加される。また、リフレフシェメモリＲＡＭの出力
は両方向ハフフＩＢを通してデータバスＤに接続されて
いる。
よび重置期間信号Ｖを作成し、ＣＲＴ信号−路Ｓｌｃ印
加する。リフレッシュメモリＲＡＭの出力はシフトレジ
スタＳＲのパラレル入力端子に接続され、ある特定のタ
イミングでロードされ、ドツトクロックでシフトされる
。ＣＯシフトレジスタＳＲの；出力はＣＲＴ信号回路Ｓ
に印加される。また、リフレフシェメモリＲＡＭの出力
は両方向ハフフＩＢを通してデータバスＤに接続されて
いる。
上記囲路において、ＣＲＴディスプレイにはカウンタＣ
１により指定されるリフレッシエメモリＲＡＭのアドレ
スのデータに応じた両画が表示されている。この表示デ
ータを変えるには、マイクロプロセッサＰによりリフレ
ッシュメモリＲＡＭ０内容を書き替えることにより行な
われる。しかし、ＣＲＴディスプレイへの表示はＨ，Ｖ
の期間以外は連続的になされているので、マイクロプロ
セッサＰによるリフレッシュメモリＲＡＭの書き替えは
任意のタイ【ングで実行する仁とはできない。一般には
ＨおよびＶの期間を利用して書ｈａえている。
１により指定されるリフレッシエメモリＲＡＭのアドレ
スのデータに応じた両画が表示されている。この表示デ
ータを変えるには、マイクロプロセッサＰによりリフレ
ッシュメモリＲＡＭ０内容を書き替えることにより行な
われる。しかし、ＣＲＴディスプレイへの表示はＨ，Ｖ
の期間以外は連続的になされているので、マイクロプロ
セッサＰによるリフレッシュメモリＲＡＭの書き替えは
任意のタイ【ングで実行する仁とはできない。一般には
ＨおよびＶの期間を利用して書ｈａえている。
場合などにはりフレフシ、メモリＲ，ＡＭの書き替えの
ための処理時間が長く、操作性が悪い０例えば、画面構
成６４０Ｘ４００ドツトの場合全画面の書き替えのため
に８１０００バイトのデータを書き替えなければならな
いため、一般には１秒近い処理時間が必要である。この
ため動きの速い画面に対応できず、またスクロールなど
の処理が遅く操作性が悪いなどの問題がある。
ための処理時間が長く、操作性が悪い０例えば、画面構
成６４０Ｘ４００ドツトの場合全画面の書き替えのため
に８１０００バイトのデータを書き替えなければならな
いため、一般には１秒近い処理時間が必要である。この
ため動きの速い画面に対応できず、またスクロールなど
の処理が遅く操作性が悪いなどの問題がある。
またリフレッシュメモリＲＡＭおよびリフレフシュメモ
リＲＡＭ周辺の回路（マイクロプロセラ？Ｐも含め）に
高速の素子を使用し、シフトレジスタＳＲにデータのロ
ードが終った後、次のＳＲへのデータのロードまでの間
にマイクロプロセッサＰカラのリフレッシュメモリＲＡ
Ｍへのアクセスを処理する方法もある。この方式による
と、画面書替えに要する処理時間は短かくなるが、マイ
クロプロセッサＰも含めリフレッシュメモリＲＡＭおよ
びリフレッシュメモリＲＡＭ周辺回路に非常に高速なも
のが要求され、価格アップになるとともに、高速化に伴
なう実装上の問題（発熱量増大による鴎の問題も含む）
、不要輻射で信頼性などが悪くなる。
リＲＡＭ周辺の回路（マイクロプロセラ？Ｐも含め）に
高速の素子を使用し、シフトレジスタＳＲにデータのロ
ードが終った後、次のＳＲへのデータのロードまでの間
にマイクロプロセッサＰカラのリフレッシュメモリＲＡ
Ｍへのアクセスを処理する方法もある。この方式による
と、画面書替えに要する処理時間は短かくなるが、マイ
クロプロセッサＰも含めリフレッシュメモリＲＡＭおよ
びリフレッシュメモリＲＡＭ周辺回路に非常に高速なも
のが要求され、価格アップになるとともに、高速化に伴
なう実装上の問題（発熱量増大による鴎の問題も含む）
、不要輻射で信頼性などが悪くなる。
本発明は、高速で、しかも簡単な回路構成で、主制御部
のマイクロプロセッサによるリフレフシェメモリの内春
書替えを実現する装置を提供することを目的とし、リフ
レッシュメモリの出力回路に、書込まれた古いデータか
ら順番地読取ることのできるいわゆるＦＩＦＯメそりを
接続し、前記メモリの出力データをＦＩＦＯメそりに高
速で書込む手段と、表示部からの要求に応じて前記ＦＩ
ＦＯメモリよりデータを読取り表示する手段を設けると
ともに、主制御部からの前記メモリへのアクセス要求が
発生した場合、前記アクセス要求を優先的に処理するよ
うにして所期の目的を達成したものである。
のマイクロプロセッサによるリフレフシェメモリの内春
書替えを実現する装置を提供することを目的とし、リフ
レッシュメモリの出力回路に、書込まれた古いデータか
ら順番地読取ることのできるいわゆるＦＩＦＯメそりを
接続し、前記メモリの出力データをＦＩＦＯメそりに高
速で書込む手段と、表示部からの要求に応じて前記ＦＩ
ＦＯメモリよりデータを読取り表示する手段を設けると
ともに、主制御部からの前記メモリへのアクセス要求が
発生した場合、前記アクセス要求を優先的に処理するよ
うにして所期の目的を達成したものである。
以下本発明の一実施例を図面に基づいて説明する。第２
図は本発明による構成の一例を示し、第１図と同じ機能
部は同じ記号で示している。第１図と太き（異なる点は
リフレッシュメモリＲＡＭの出力とシフトレジスタＳＲ
の間にＦＩＦＯメモリが挿入されたことと、マルチプレ
クサＭＰへのアドレスの印加はカウンタＣ１でなくカウ
ンタＣ２である点である。ＦＩＦＯメモリは、いわゆる
１フアーストイン・ファーストアウトメモリ′で、入力
側において書込まれたデータのうち、最も古いデータよ
り出力側で続出されるようなメモリである。
図は本発明による構成の一例を示し、第１図と同じ機能
部は同じ記号で示している。第１図と太き（異なる点は
リフレッシュメモリＲＡＭの出力とシフトレジスタＳＲ
の間にＦＩＦＯメモリが挿入されたことと、マルチプレ
クサＭＰへのアドレスの印加はカウンタＣ１でなくカウ
ンタＣ２である点である。ＦＩＦＯメモリは、いわゆる
１フアーストイン・ファーストアウトメモリ′で、入力
側において書込まれたデータのうち、最も古いデータよ
り出力側で続出されるようなメモリである。
カウンタＣ２はフル信号Ｆのない時にマルチプレクサＭ
Ｐを通してリフレッシュメモリＲＡＭヘアドレス信号を
与え、 ＦＩＦＯメそりにデータを書き込ませる。カウ
ンタＣ８はＣＲＴディスプレイの水平。
Ｐを通してリフレッシュメモリＲＡＭヘアドレス信号を
与え、 ＦＩＦＯメそりにデータを書き込ませる。カウ
ンタＣ８はＣＲＴディスプレイの水平。
垂直信号を発生するとともに、ＦＩＦＯメモリおよびカ
ウンタＣ２に対してタイミング信号を発生する。
ウンタＣ２に対してタイミング信号を発生する。
上記回路において、マイクロプロセッサＰかもリフレッ
シュしてメモリＲＡＭに対するアクセス要求がない場合
には、リフレッシュメモリＲＡＭのアドレスはカウンタ
Ｃ２より供給され、ＦＩＦＯメモリのデータが−ばいに
なるまで、高速で順次リフレッシュメモリＲＡＭのデー
タがＦＩＦＯメモリに書込まれる。すなわちカウンタＣ
ｔＯ出力により指定されるリフレッシュメモリＲＡＭの
データがＦＩＦＯメモリに書込まれると、カウンタＣ２
はカウントアツプして、次のアドレス信号を出力する。
シュしてメモリＲＡＭに対するアクセス要求がない場合
には、リフレッシュメモリＲＡＭのアドレスはカウンタ
Ｃ２より供給され、ＦＩＦＯメモリのデータが−ばいに
なるまで、高速で順次リフレッシュメモリＲＡＭのデー
タがＦＩＦＯメモリに書込まれる。すなわちカウンタＣ
ｔＯ出力により指定されるリフレッシュメモリＲＡＭの
データがＦＩＦＯメモリに書込まれると、カウンタＣ２
はカウントアツプして、次のアドレス信号を出力する。
このようにして、ＦＩＦＯメモリには順次リフレッシ。
メモリＲＡＭのデータが書番込まれる。この時、ＦＩＦ
Ｏメモリに書き込まれる速度は、リフレッシェメモリＲ
ＡＭ 、 Ｆ Ｉ ＦＯメそりおよびその周辺１路によ
って決定されるが、この書き込み周期はシフトレジスタ
ＳＲへデータをロードする周期よりは短かい。
Ｏメモリに書き込まれる速度は、リフレッシェメモリＲ
ＡＭ 、 Ｆ Ｉ ＦＯメそりおよびその周辺１路によ
って決定されるが、この書き込み周期はシフトレジスタ
ＳＲへデータをロードする周期よりは短かい。
このような書き込みの繰返しにより、ＦＩＦＯメモリが
−ばいになると、フｋ （ＦＵＬＬ）信号Ｆが出力され
、カウンタＣ２に印加される。カウンタＣ意は、フル信
号Ｆを受取ると、ξの信号が解除される（′″Ｏ′にな
る）までカウントアツプ動作およびＦＩＦＯメそりへの
データ書込み信号の発生を停止する。ＦＩＦＯメモリの
フル信号Ｆは、ＣＲＴディスプレイの走査線が次のカラ
ムのパターン領域に移り、カウンタＣ−からのタイミン
グ信号によりＦＩＦＯメモリの最も古いデータがシフト
レジスタＳＲにロードされた時に解除される。この時Ｆ
ＩＦＯメそりには１バイトだけメモリに空きができる。
−ばいになると、フｋ （ＦＵＬＬ）信号Ｆが出力され
、カウンタＣ２に印加される。カウンタＣ意は、フル信
号Ｆを受取ると、ξの信号が解除される（′″Ｏ′にな
る）までカウントアツプ動作およびＦＩＦＯメそりへの
データ書込み信号の発生を停止する。ＦＩＦＯメモリの
フル信号Ｆは、ＣＲＴディスプレイの走査線が次のカラ
ムのパターン領域に移り、カウンタＣ−からのタイミン
グ信号によりＦＩＦＯメモリの最も古いデータがシフト
レジスタＳＲにロードされた時に解除される。この時Ｆ
ＩＦＯメそりには１バイトだけメモリに空きができる。
フル信号Ｆが解除されると再びカウンタＣ２が動作し、
ＦＩＦＯメモリに新たなデータを書込む。
ＦＩＦＯメモリに新たなデータを書込む。
このような動作により、ＦＩＦＯメモリには常時−ばい
または１〜２バイトだけの空きの状態となっている。従
って、このような状態では、ＦＩＦＯメそりのデータの
書き込みを短時間中断しても、ＦＩＦＯメモリが空にな
る前であれば表示には同等影響は無い。
または１〜２バイトだけの空きの状態となっている。従
って、このような状態では、ＦＩＦＯメそりのデータの
書き込みを短時間中断しても、ＦＩＦＯメモリが空にな
る前であれば表示には同等影響は無い。
以上のような状態で主制御装置部のマイクロブロセ・！
すＰよりリフレッシュメモリＲＡＭへの読取りまたは書
込みの要求信号ＲＷがカウンタＣ２に加えられると、現
在ＦＩＦＯメモリにデータを転送中の場合はそれを終了
し、それ以外の場合はすぐにリフレッシュメモリＲＡＭ
の制御はマイクロプロセッサＰａに移る。従ってマイク
ロプロセッサＰよりリフレッシュメモリＲＡＭの読取り
または書込みの要求が発生した場合、はとんど待時間な
く処理することができるので、表示画面を大幅に変更す
る場合でも短時間で処理する９とができる。
すＰよりリフレッシュメモリＲＡＭへの読取りまたは書
込みの要求信号ＲＷがカウンタＣ２に加えられると、現
在ＦＩＦＯメモリにデータを転送中の場合はそれを終了
し、それ以外の場合はすぐにリフレッシュメモリＲＡＭ
の制御はマイクロプロセッサＰａに移る。従ってマイク
ロプロセッサＰよりリフレッシュメモリＲＡＭの読取り
または書込みの要求が発生した場合、はとんど待時間な
く処理することができるので、表示画面を大幅に変更す
る場合でも短時間で処理する９とができる。
またリフレッシュメモリＲＡＭやリフレッシュメモＩＪ
ＲＡＭ周辺回路に要求される速度は、従来の方式である
ＣＲＴディスプレイの垂直または水平帰線期間にのみマ
イクロプロセッサＰよりリフレッシ。
ＲＡＭ周辺回路に要求される速度は、従来の方式である
ＣＲＴディスプレイの垂直または水平帰線期間にのみマ
イクロプロセッサＰよりリフレッシ。
メモリＲＡＭのアクセスが可能な方式と同程度であるの
で、特に高速の素子を必要せず、従来の安定した素子お
よび技術を使用しても余裕を持って対応することができ
る。
で、特に高速の素子を必要せず、従来の安定した素子お
よび技術を使用しても余裕を持って対応することができ
る。
以上本発明によれば、簡単な回路構成で、マイクロプロ
セッサによるリフレッシュメモリの内春の高速書替えを
実現できる利点を有する。また速い動きのある表示画面
でも容易に得られるものである。
セッサによるリフレッシュメモリの内春の高速書替えを
実現できる利点を有する。また速い動きのある表示画面
でも容易に得られるものである。
第１図はＣＲＴディスプレイにパターン表示するための
従来の回路図、第８図は本発明によるＣＲＴ表示回路の
一例図である。 Ｑ））・・・マイクロプロセッサ、（ＲＡＭ）・・・リ
フレッシェメモリ、（ＭＰ）・・・マルチプレクサ、（
Ｃ２ＸＣ８）・・・カウンタ、６）・・・ＣＲＴ信号回
路、（ＳＲ）・・・シフトレシス＊、Ｑ３）・・・両方
向パフフｙ、（ＦＩＦＯ）・・・ファーストイン・ファ
ーストアウトメモリ、（Ｆ）・・・フル信号、（ＫＷ）
・・・読取りまたは書込み要求信号代理人 森本義弘
従来の回路図、第８図は本発明によるＣＲＴ表示回路の
一例図である。 Ｑ））・・・マイクロプロセッサ、（ＲＡＭ）・・・リ
フレッシェメモリ、（ＭＰ）・・・マルチプレクサ、（
Ｃ２ＸＣ８）・・・カウンタ、６）・・・ＣＲＴ信号回
路、（ＳＲ）・・・シフトレシス＊、Ｑ３）・・・両方
向パフフｙ、（ＦＩＦＯ）・・・ファーストイン・ファ
ーストアウトメモリ、（Ｆ）・・・フル信号、（ＫＷ）
・・・読取りまたは書込み要求信号代理人 森本義弘
Claims (1)
- 【特許請求の範囲】 １、主制御部からメモリに書込む手段と、該メモリに書
込まれた内容に応じそ表示部に文字またはパターンを表
示する手段とを有する表示装置において前記メモリの出
力回路に、書込まれたデータのうち古いものから順番に
鏡取ることのできるＦＩＦＯメモリを接続し、前記メモ
リの出力データを前記ＦＩＦＯメモリに高速で書込む手
段と、表示部からの要求に応じて前記ＦＩＦＯメモリよ
りデータを読取外表示する手段を設けるとともに、主制
御部からの前記メモリへのアクセス要求が発生した場合
、前記アクセス要求を優先的に処理するようにした表示
装置の高速処理装置。 ｌ Ｆｌ、ＦＯメそりへのデータの書込みは、ＦＩＦ
Ｏメモリがフルでな（、ＦＩＦＯメモリに新たにデータ
を書込む領域が残されている状部でかつ主制御部からの
メモリアクセス要求が発生していない時のみ行なうよう
にしたξとを特徴とする特許請求の範囲第１項記載の表
示装置の高速処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038632A JPS58154888A (ja) | 1982-03-10 | 1982-03-10 | 表示装置の高速処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038632A JPS58154888A (ja) | 1982-03-10 | 1982-03-10 | 表示装置の高速処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154888A true JPS58154888A (ja) | 1983-09-14 |
Family
ID=12530610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038632A Pending JPS58154888A (ja) | 1982-03-10 | 1982-03-10 | 表示装置の高速処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
-
1982
- 1982-03-10 JP JP57038632A patent/JPS58154888A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
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