JPS5818652B2 - ブラウン管表示制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子計算機からのデータをブラウン管に表示
するブラウン管表示制御装置、特に、リフレッシュメモ
リとしてランダム・アクセス・メモリ（以下、ＲＡＭと
略称する。

）を用いたブラウン管表示制御装置に関するものである
。

第１図は、従来のこの種ブラウン管表示制御装置の主要
部を示すもので、データバス１上のデータはＲＡ、 Ｍ
からなるリフレッシュメモリ２に、アドレスはアドレス
レジタ３に入力され、アドレスレジスタ３の出力または
内部カウンタ４の出力のいずれかが選択装置５によりリ
フレッシュメモリ２に入力され、リフレッシュメモリ２
の出力は文字発生装置６に入力される。

このような構成において、まず、アドレスをデータバス
１にのせてアドレスレジスタ３に設定した後、データを
同じくデータバス１にのせ、アドレスレジスタ３の内容
をアドレスとしてリフレッシュメモリ２にデータを書込
む。

しかしながら、このような従来の装置では、アドレスと
データを２回に分けて転送するので、データ転送速度が
遅いという欠点があった。

また、アドレスレジスタや、２回に分けて転送するため
の周辺制御回路が必要で、回路が非常に複雑になるとい
う欠点があった。

さらに、入出力機器駆動用の専用命＋（ＭＯＶＥ命令）
を用いてデータ転送を行なっているので、この命令の冗
長性のゆえに、リフトウェア上の負担が大きいという欠
点があった。

本発明の目的は、データ転送速度の速い、回路のより簡
単な、ソフトウェア上取扱い易いブラウン管表示制御装
置を提供することにある。

電子計算機を構成する中央処理装置においては、一般に
、データバス、主記憶装置アドレスバス、主記憶装置駆
動信号線、データ転送方向指示信号線を備えており、そ
れらを用いて、主記憶装置へのデータの書込みおよび主
記憶装置からのデータの読出しを行なっている。

そこで、本発明では、主記憶装置アドレスバスをリフレ
ッシュメモリのアドレス入力部に接続し１かつ、データ
バスをリフレッシュメモリのデータ入出力部に接続し、
主記憶装置アドレスバスの内容がリフレッシュメモリの
アドレスを示し、かつ。

主記憶装置駆動信号線に駆動信号が生じたとき、データ
転送方向指示信号線の指示信号に従い、リフレッシュメ
モリの内容がデータバスに続出されるか、テ゛−タバス
の内容がリフレッシュメモリに書込まれるかのいずれか
が行なわれるようにし、リフレッシュメモリを主記憶装
置と同様に扱えるようにしたことに特徴がある。

以下、本発明の実症例を図面により詳細に説明する。

第２図は、本発明によるブラウン管表示制御装置の主要
部の一実施例を示すもので、第１図に示す従来装置のア
ドレスレジスタ３が省略され、主記憶装置アドレスバス
７のアドレスが選択装置５に入力され、選択装置５では
、アドレスバス７または内部カウンタ４からの出力をリ
フレッシュメモリ２の入力部に加えるようになっている
。

このような構成において、アドレスバス７の内容がリフ
レッシュメモリ２のアドレスを示し、かつ、主記憶装置
駆動信号線（図示省略）からの駆動信号が生じた時、デ
ータ転送方向指示信号線（図示省略）の指示信号に従い
、リフレッシュメモリ２の内容をデータバス１に読み出
すか、または、テ゛−クバス１の内容をリフレッシュメ
モリ２に書込むかする。

第３図は、本発明によるブラウン管表示制御装置の具体
的構成の１例を示すものである。

図において、８は主記憶装置駆動信号線、９は主記憶装
置返答信号線、１０はデータ転送方向指示信号線、１１
は並直列変換装置、１２はアドレス検出装置、１３は直
列出力線、１４は並直列変換装置クリア用フリップフロ
ップ、１５は主記憶装置返答信号用フリップフロップ、
１６および１７はワンショットマルチバイブレーク、１
８および１９はデータバス接続用アンドゲート、２０は
データ読出用アンドゲート、２１はデータ書込用アンド
ゲート、２２は遅延回路、２３はリフレッシュメモリ・
アクセスアンドゲート、２４はフリップフロップ入力用
オアゲート、２５および２６はノットゲートである。

そして、１，７〜１０で共通バス線２７を構成し、その
他の回路でブラウン管表示制御装置の一部２８を構成し
ている。

第４図および第５図はそれぞれリフレッシュメモリ２ヘ
データを書込む場合およびリフレッシュメモリ２からデ
ータを読出す場合のタイムチャートを示すものである。

以下、第３図の動作を第４図および第５図を参照しなが
ら説明する。

リフレッシュメモリ２のアドレス入力として、選択装置
５の出力が入り、この選択装置５には主記憶装置アドレ
スバス７および内部カウンタ４の出力が入力される。

リフレッシュメモリ２の入力部にはデータバス１のテ゛
−夕が入力され、その出力部からの読出しテ゛−夕はア
ントゲ゛ ｌ’ １８ ｔ１９を介してデータバス１に
のせられる一方、文字発生装置６に入力される。

リフレッシュメモリ２にデータを書込む場合、まず、デ
ータバス１および主記憶装置アドレスバス７にそれぞれ
第４図ａおよびｂに示すようなデータおよびアドレスが
のせられ、それから一定時間後に主記憶装置駆動信号線
８に第４図Ｃに示す駆動信号が出される。

アドレスバス７からのアドレスがリフレッシュメモリ２
のアドレスであることが検出装置１２で検出されると、
アンドゲート２３が開かれ、その出力信号（第４図ｄ）
が選択装置５に送られ、選択装置５はアドレスバス７の
アドレスをリフレッシュメモリ２に入力する。

その時、データ転送方向指示信号線１０に信号は出され
ていないが、ノットゲート２５の出力信号がアンドゲー
ト２１に加えられ、同様に、アンドゲート２３の出力が
アントゲ゛−ト２１に加えられているので、アンドゲー
ト２１の出力が遅延回路２２で遅延された後、ワンショ
ットマルチバイブレーク１７に加えられ、それが働かさ
れる。

それによって、第４図ｅのようなリフレッシュメモリ書
込指令信号が発生され、リフレッシュメモリ２に加えら
れて、データの書込みが実行させる。

一定時間後、マルチバイブレーク１７の出力がオアゲー
ト２４を介してフリップフロップ１５のトリガ入力Ｔに
加えられ、そこから、第４図ｆのような返答信号が主記
憶装置返答信号線９に送られその結果、信号線８の駆動
信号を停止させ、さらに、返答信号を停止させる。

書込み動作はこれで終了するが、このようなリフレッシ
ュメモリ２に対するアクセスは、内部カウンタ４のロー
ド信号と無関係に非同期で生ずるしかも、アクセス中に
、第４図ｇに示すようなロード信号が並直列変換量１１
のロード入力ＬＤに入ると、誤ったデータが並直列変換
装置１１に入り、誤った表示が行なわれる恐れがある。

これをなくすために、リフレッシュメモリ２へ、アドレ
スバス７からのアクセスがあった時、アンドゲート２３
の出力をノットゲ゛−ト２６で反転した出力をフリップ
フロップ１４のセット人力Ｓに加え、第４図りに示すよ
うなりリア信号を並直列変換装置１１のクリア入力ＬＤ
ＩＮＨに加えるようにしさらに、返答信号を返した後の
最初のロード信号の後縁で元に戻すようにしている。

これにより、リフレッシュメモリ２のアクセス中は並直
列変換装置１１は何も出力しないことになる。

次に、リフレッシュメモリ２からデータを読出す場合、
まず、主記憶装置アドレスバス７に第５図ｇのようなア
ドレスデータがのせられ、一定時間後に主記憶装置駆動
信号線８に第５図すのような駆動信号が発せられる。

これにより、前述したと同様に、第５図Ｃに示すアンド
ゲート２３の出力信号により、選択装置５はアドレスバ
ス７のアドレスをリフレッシュメモリ２に入力させる。

駆動信号と同時に、データ転送方向指示信号線１０に読
出しを示す指示信号が発せられると、アンドゲート２０
が開かれ、その出力がアントゲ゛−ト１８．１９に加え
られる。

それによって、リフレッシュメモリ２から読出されたデ
ータ（第５図ｄ）はアンドゲート１８，１９を介してデ
ータバス１にのせられる。

一方、アントゲ゛−ト２０の出力はワンショットマルチ
バイブレーク１６に加えられ、第５図ｅに示すような出
力が得られる。

一定時間後、オアゲート２４を介してフリップフロップ
１５のトリガ入力Ｔに信号が加えられ、フリップフロッ
プ１５から主記憶装置返答信号線９に第５図ｆのような
；返答信号がのせられ、相手側でデータが取り込まれた
後、駆動信号が停止され、さらに、返答信号が停止され
る。

第５図ｇおよびｈに示すロード信号および並直列変換装
置クリア信号については、書込みの場合と同様である。

このようにリフレッシュメモリアクセス中は表示出力を
禁止しているので、アクセス中の瞬間的な雑音を表示す
ることはない。

なお、リフレッシュメモリ２へのアクセスがなイ時、ロ
ード信号によって、リフレッシュメモリ；２から読出さ
れたデータが並直列変換装置１１に加えられ、その出力
線１３からの直列信号がブラウン管表示装置に表示され
ることになる。

以上述べたように、本発明によれば、リフレッシュメモ
リが主記憶装置の１部として扱えるので、１転送速度が
速く、回路が簡単で、かつ、ソフトウェア上扱いやすい
表示制御装置を得ることができる。

本発明は、上記した実症例に限らず、種々の変形が考え
られることは言うまでもない。

【図面の簡単な説明】

第１図は従来のブラウン管表示制御装置の主要部の構成
図、第２図は本発明によるブラウン管表示制御装置の一
実施例の主要部の構成図、第３図は第２図の装置を含む
具体的なブラウン管表示制御装置の一実施例の構成図、
第４図および第５図はそれぞれ第３図の装置における書
込みおよび読出し時のタイムチャートである。 符号の説明、１・・・・・・データバス、２・・・・・
・リフレッシュメモリ、５・・・・・・選択装置、７・
・・・・・主記憶装置アドレスバス線、８・・・・・・
主記憶装置駆動信号線、１０・・・・・・データ転送方
向指示信号線。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置のデータバスおよびアドレスバス、主記
   憶装置１駆動信号線、データ転送方向指示信号線を用い
   て主記憶装置へのデータの書込みおよび主記憶装置から
   のデータの読出しを行なう処理装置に接続され、ランダ
   ム・アクセス・メモリからなる内部のリフレッシュメモ
   リに前記処理装置からのデータの書込みおよび該リフレ
   ッシュメモリから前記処理装置へのデータの読出しを制
   御すると共に、内部カウンタを用いて該リフレッシュメ
   モリからデータを順次繰返し読出してブラウン管に表示
   するブラウン管表示制御装置において、前記データバス
   を該リフレッシュメモリのデータ入力端に接続すると共
   に、前記アドレスバスのアドレスと前記内部カウンタの
   カウント値を選択信号により選択的に前記リフレッシュ
   メモリのアドレス入力端に入力する入力手段と、前記ア
   ドレスバスからのアドレスが前記リフレッシュメモリの
   アドレスであり、しかも酢記主記憶駆動信号線からの駆
   動信号が出力されたことを検出し、前記選択信号として
   アドレスバスからのアドレス選択信号を前記入力手段に
   出力する検出手段と、前記データ転送方向指示信号線の
   指示信号に従い、前記データバスから前記リフレッシュ
   メモリへのデータの書込および前記リフレッシュメモリ
   から前記データバスへのデータの読出しを制御する制御
   手段とを設けたことを特徴とするブラウン管表示制御装
   置。