JP3191468B2 - ビデオ表示用メモリ集積回路 - Google Patents
ビデオ表示用メモリ集積回路Info
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- JP3191468B2 JP3191468B2 JP02070893A JP2070893A JP3191468B2 JP 3191468 B2 JP3191468 B2 JP 3191468B2 JP 02070893 A JP02070893 A JP 02070893A JP 2070893 A JP2070893 A JP 2070893A JP 3191468 B2 JP3191468 B2 JP 3191468B2
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Description
【０００１】
【産業上の利用分野】本発明はビデオ表示用メモリ集積
回路に関し、特にビットマップグラフィックディスプレ
イにおけるビット転送演算に関する。
回路に関し、特にビットマップグラフィックディスプレ
イにおけるビット転送演算に関する。
【０００２】
【従来の技術】従来、この種のビット転送演算において
は、ＶＲＡＭのメモリセルアレイから読出したデータを
ビット転送演算回路でビット転送演算を行い、その演算
結果をメモリセルアレイに書込むようになっている。
は、ＶＲＡＭのメモリセルアレイから読出したデータを
ビット転送演算回路でビット転送演算を行い、その演算
結果をメモリセルアレイに書込むようになっている。
【０００３】この場合、メモリセルアレイのデータは入
出力バッファを介して一旦外部に読出され、この読出さ
れたデータに対するビット転送演算をビット転送演算回
路で行っている。その後、ビット転送演算回路の演算結
果は入出力バッファを介してメモリセルアレイに書込ま
れる。
出力バッファを介して一旦外部に読出され、この読出さ
れたデータに対するビット転送演算をビット転送演算回
路で行っている。その後、ビット転送演算回路の演算結
果は入出力バッファを介してメモリセルアレイに書込ま
れる。
【０００４】上述の如く、メモリセルアレイに対するデ
ータの書込み読出しは入出力バッファを介して行われる
ので、その転送単位はバイト（８ビット）単位〜ロング
ワード（３２ビット）単位程度である。したがって、メ
モリセルアレイのデータに対するビット転送演算処理に
時間がかかっている。
ータの書込み読出しは入出力バッファを介して行われる
ので、その転送単位はバイト（８ビット）単位〜ロング
ワード（３２ビット）単位程度である。したがって、メ
モリセルアレイのデータに対するビット転送演算処理に
時間がかかっている。
【０００５】
【発明が解決しようとする課題】上述した従来のビット
転送演算回路では、一回演算を行う毎にＶＲＡＭのメモ
リセルアレイに対してデータの書込み読出しが発生し、
しかも一度に処理できるデータ量が３２ビット程度なの
で、ビット転送演算処理に時間がかかり、ビット転送演
算を専用に行うＬＳＩを用いても処理に時間がかかりす
ぎるという問題がある。
転送演算回路では、一回演算を行う毎にＶＲＡＭのメモ
リセルアレイに対してデータの書込み読出しが発生し、
しかも一度に処理できるデータ量が３２ビット程度なの
で、ビット転送演算処理に時間がかかり、ビット転送演
算を専用に行うＬＳＩを用いても処理に時間がかかりす
ぎるという問題がある。
【０００６】例えば、ビットマップディスプレイではマ
ルチウインドウをサポートするためにビデオデータの矩
形領域の転送を高速に行わなければならないが、この矩
形領域の転送を上記のビット転送演算回路を用いて行っ
ているため、一度に扱えるビット処理量が３２ビット程
度である。
ルチウインドウをサポートするためにビデオデータの矩
形領域の転送を高速に行わなければならないが、この矩
形領域の転送を上記のビット転送演算回路を用いて行っ
ているため、一度に扱えるビット処理量が３２ビット程
度である。
【０００７】そのため、一度に扱えるビット処理量を多
くしようとすると回路が大規模になってしまい、かつビ
ット数が多くなるので、メモリ容量以上にメモリチップ
が必要となり、コストが高くなるという問題がある。
くしようとすると回路が大規模になってしまい、かつビ
ット数が多くなるので、メモリ容量以上にメモリチップ
が必要となり、コストが高くなるという問題がある。
【０００８】よって、本発明の目的は、上記の欠点を解
消し、ビデオデータの矩形領域転送を高速に処理するこ
とができるビデオ表示用メモリ集積回路を提供すること
にある。
消し、ビデオデータの矩形領域転送を高速に処理するこ
とができるビデオ表示用メモリ集積回路を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明によるビデオ表示
用メモリ集積回路は、メモリセルアレイと、前記メモリ
セルアレイに書込み及び読出しを行うときに外部に対し
てデータの入出力を行う入出力バッファと、前記メモリ
セルアレイのデータの表示を行うときに前記メモリセル
アレイの１ライン分のデータを格納するシリアルバッフ
ァとを含むビデオ表示用メモリ集積回路であって、前記
メモリセルアレイ内の転送元領域に格納されたデータを
前記メモリセルアレイ内の転送先領域に転送する時に前
記メモリセルアレイの１ライン分のデータを保持する複
数の保持手段と、外部指令に応じて、前記複数の保持手
段のうちの１つに保持された前記１ライン分のデータ
と、前記複数の保持手段のうちの他の１つに保持された
前記１ライン分のデ−タ又は前記メモリセルアレイから
読み出された前記１ライン分のデータに対する演算を行
う演算手段と、前記演算手段の演算結果を前記メモリセ
ルアレイの転送先へ書込むよう制御する手段とを備えて
いる。
用メモリ集積回路は、メモリセルアレイと、前記メモリ
セルアレイに書込み及び読出しを行うときに外部に対し
てデータの入出力を行う入出力バッファと、前記メモリ
セルアレイのデータの表示を行うときに前記メモリセル
アレイの１ライン分のデータを格納するシリアルバッフ
ァとを含むビデオ表示用メモリ集積回路であって、前記
メモリセルアレイ内の転送元領域に格納されたデータを
前記メモリセルアレイ内の転送先領域に転送する時に前
記メモリセルアレイの１ライン分のデータを保持する複
数の保持手段と、外部指令に応じて、前記複数の保持手
段のうちの１つに保持された前記１ライン分のデータ
と、前記複数の保持手段のうちの他の１つに保持された
前記１ライン分のデ−タ又は前記メモリセルアレイから
読み出された前記１ライン分のデータに対する演算を行
う演算手段と、前記演算手段の演算結果を前記メモリセ
ルアレイの転送先へ書込むよう制御する手段とを備えて
いる。
【００１０】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるＶ
ＲＡＭ内のメモリセルアレイ１にデータの書込みを行う
場合、入力されてアドレス入力バッファ２に保持された
アドレスＡ0 〜Ａ9 をカラムデコーダ３及びロウデコー
ダ４で夫々デコードしてメモリセルアレイ１に供給する
ことで、入出力バッファ５を介して入力されたデータが
メモリセルアレイ１に書込まれる。
ック図である。図において、本発明の一実施例によるＶ
ＲＡＭ内のメモリセルアレイ１にデータの書込みを行う
場合、入力されてアドレス入力バッファ２に保持された
アドレスＡ0 〜Ａ9 をカラムデコーダ３及びロウデコー
ダ４で夫々デコードしてメモリセルアレイ１に供給する
ことで、入出力バッファ５を介して入力されたデータが
メモリセルアレイ１に書込まれる。
【００１２】また、メモリセルアレイ１からデータの読
出しを行う場合、入力されてアドレス入力バッファ２に
保持されたアドレスＡ0 〜Ａ9 をカラムデコーダ３及び
ロウデコーダ４で夫々デコードしてメモリセルアレイ１
に供給することで、メモリセルアレイ１から読出された
データが入出力バッファ５を介してワード単位またはバ
イト単位に出力される。
出しを行う場合、入力されてアドレス入力バッファ２に
保持されたアドレスＡ0 〜Ａ9 をカラムデコーダ３及び
ロウデコーダ４で夫々デコードしてメモリセルアレイ１
に供給することで、メモリセルアレイ１から読出された
データが入出力バッファ５を介してワード単位またはバ
イト単位に出力される。
【００１３】さらに、メモリセルアレイ１から表示デー
タを読出す場合、入力されてアドレス入力バッファ２に
保持されたアドレスＡ0 〜Ａ9 をカラムデコーダ３及び
ロウデコーダ４で夫々デコードしてメモリセルアレイ１
に供給することで、メモリセルアレイ１から読出された
１ライン分のデータがシリアルポート１１に保持され
る。
タを読出す場合、入力されてアドレス入力バッファ２に
保持されたアドレスＡ0 〜Ａ9 をカラムデコーダ３及び
ロウデコーダ４で夫々デコードしてメモリセルアレイ１
に供給することで、メモリセルアレイ１から読出された
１ライン分のデータがシリアルポート１１に保持され
る。
【００１４】シリアルポート１１に保持されたデータは
アドレスカウンタ１０から供給されるアドレスによって
読出されて表示データとして入出力バッファ１２及びデ
ータ線１０５を介して出力される。ここで、アドレスカ
ウンタ１０はアドレス入力バッファ２に保持されたアド
レスＡ0 〜Ａ9 と外部からのシリアルクロック（ＳＣ）
１０３とからアドレスを生成してシリアルポート１１に
出力する。
アドレスカウンタ１０から供給されるアドレスによって
読出されて表示データとして入出力バッファ１２及びデ
ータ線１０５を介して出力される。ここで、アドレスカ
ウンタ１０はアドレス入力バッファ２に保持されたアド
レスＡ0 〜Ａ9 と外部からのシリアルクロック（ＳＣ）
１０３とからアドレスを生成してシリアルポート１１に
出力する。
【００１５】一方、メモリセルアレイ１の転送元領域に
格納されたデータを転送先領域に転送する場合、転送元
領域から読出された１ライン分のデータはトランスファ
ゲート６を介してシリアルポート７ａ〜７ｄまたは演算
回路９に出力される。トランスファゲート６は外部から
の入出力セレクト信号１０１に応じてメモリセルアレイ
１からのデータの出力先としてシリアルポート７ａ〜７
ｄと演算回路９とのうち一つを選択する。
格納されたデータを転送先領域に転送する場合、転送元
領域から読出された１ライン分のデータはトランスファ
ゲート６を介してシリアルポート７ａ〜７ｄまたは演算
回路９に出力される。トランスファゲート６は外部から
の入出力セレクト信号１０１に応じてメモリセルアレイ
１からのデータの出力先としてシリアルポート７ａ〜７
ｄと演算回路９とのうち一つを選択する。
【００１６】また、トランスファゲート６でメモリセル
アレイ１からのデータの出力先としてシリアルポート７
ａ〜７ｄが選択されたとき、該データをシリアルポート
７ａ〜７ｄのうちどれに保持するかは外部からのシリア
ルポートセレクト信号１０２によって決定される。
アレイ１からのデータの出力先としてシリアルポート７
ａ〜７ｄが選択されたとき、該データをシリアルポート
７ａ〜７ｄのうちどれに保持するかは外部からのシリア
ルポートセレクト信号１０２によって決定される。
【００１７】演算回路９はセレクタ８で選択されたシリ
アルポート７ａ〜７ｄのうちの一つからの１ライン分の
データと、シリアルポート７ａ〜７ｄのうちの他の一つ
からの１ライン分のデータまたはトランスファゲート６
を介して入力されたメモリセルアレイ１からの１ライン
分のデータとの演算を行う。
アルポート７ａ〜７ｄのうちの一つからの１ライン分の
データと、シリアルポート７ａ〜７ｄのうちの他の一つ
からの１ライン分のデータまたはトランスファゲート６
を介して入力されたメモリセルアレイ１からの１ライン
分のデータとの演算を行う。
【００１８】つまり、演算回路９は上記１ライン分のデ
ータに対して外部からの演算セレクト信号１０４によっ
て指示された演算を行い、その演算結果をトランスファ
ゲート６を介してメモリセルアレイ１またはシリアルポ
ート７ａ〜７ｄに出力する。
ータに対して外部からの演算セレクト信号１０４によっ
て指示された演算を行い、その演算結果をトランスファ
ゲート６を介してメモリセルアレイ１またはシリアルポ
ート７ａ〜７ｄに出力する。
【００１９】これによって、メモリセルアレイ１の転送
元領域から読出された１ライン分のデータは、演算回路
９で少なくともビット単位のシフト処理やビット単位の
マスク処理が施されて転送先領域に書込まれる。この場
合、演算回路９の演算に使用されるデータやその演算内
容は入出力セレクト信号１０１とシリアルポートセレク
ト信号１０２と演算セレクト信号１０４とによって指示
される。
元領域から読出された１ライン分のデータは、演算回路
９で少なくともビット単位のシフト処理やビット単位の
マスク処理が施されて転送先領域に書込まれる。この場
合、演算回路９の演算に使用されるデータやその演算内
容は入出力セレクト信号１０１とシリアルポートセレク
ト信号１０２と演算セレクト信号１０４とによって指示
される。
【００２０】図２は図１の演算回路９における演算の種
類を示す図である。図においては演算セレクト信号１０
４の内容（以下演算セレクトビットとする）と演算回路
９における演算処理との対応を示している。ここで、Ｓ
1 ，Ｓ2 はソース番号を示している。
類を示す図である。図においては演算セレクト信号１０
４の内容（以下演算セレクトビットとする）と演算回路
９における演算処理との対応を示している。ここで、Ｓ
1 ，Ｓ2 はソース番号を示している。
【００２１】演算セレクトビットが“００００”の場合
には演算回路９で項番０の演算処理が行われ、演算回路
９からＳ1 の反転値が出力される。演算セレクトビット
が“０００１”の場合には演算回路９で項番１の演算処
理が行われ、演算回路９からＳ1 とＳ2 との論理和の反
転値が出力される。
には演算回路９で項番０の演算処理が行われ、演算回路
９からＳ1 の反転値が出力される。演算セレクトビット
が“０００１”の場合には演算回路９で項番１の演算処
理が行われ、演算回路９からＳ1 とＳ2 との論理和の反
転値が出力される。
【００２２】演算セレクトビットが“００１０”の場合
には演算回路９で項番２の演算処理が行われ、演算回路
９からＳ1 の反転値とＳ2 との論理積の結果が出力され
る。演算セレクトビットが“００１１”の場合には演算
回路９で項番３の演算処理が行われ、演算回路９から
「０」が出力される。
には演算回路９で項番２の演算処理が行われ、演算回路
９からＳ1 の反転値とＳ2 との論理積の結果が出力され
る。演算セレクトビットが“００１１”の場合には演算
回路９で項番３の演算処理が行われ、演算回路９から
「０」が出力される。
【００２３】演算セレクトビットが“０１００”の場合
には演算回路９で項番４の演算処理が行われ、演算回路
９からＳ1 とＳ2 との論理積の結果の反転値が出力され
る。演算セレクトビットが“０１０１”の場合には演算
回路９で項番５の演算処理が行われ、演算回路９からＳ
2 の反転値が出力される。
には演算回路９で項番４の演算処理が行われ、演算回路
９からＳ1 とＳ2 との論理積の結果の反転値が出力され
る。演算セレクトビットが“０１０１”の場合には演算
回路９で項番５の演算処理が行われ、演算回路９からＳ
2 の反転値が出力される。
【００２４】演算セレクトビットが“０１１０”の場合
には演算回路９で項番６の演算処理が行われ、演算回路
９からＳ1 とＳ2 との排他的論理和の結果が出力され
る。演算セレクトビットが“０１１１”の場合には演算
回路９で項番７の演算処理が行われ、演算回路９からＳ
1 とＳ2 の反転値との論理積の結果が出力される。
には演算回路９で項番６の演算処理が行われ、演算回路
９からＳ1 とＳ2 との排他的論理和の結果が出力され
る。演算セレクトビットが“０１１１”の場合には演算
回路９で項番７の演算処理が行われ、演算回路９からＳ
1 とＳ2 の反転値との論理積の結果が出力される。
【００２５】演算セレクトビットが“１０００”の場合
には演算回路９で項番８の演算処理が行われ、演算回路
９からＳ1 の反転値とＳ2 との論理和の結果が出力され
る。演算セレクトビットが“１００１”の場合には演算
回路９で項番９の演算処理が行われ、演算回路９からＳ
1 とＳ2 との排他的論理和の結果の反転値が出力され
る。
には演算回路９で項番８の演算処理が行われ、演算回路
９からＳ1 の反転値とＳ2 との論理和の結果が出力され
る。演算セレクトビットが“１００１”の場合には演算
回路９で項番９の演算処理が行われ、演算回路９からＳ
1 とＳ2 との排他的論理和の結果の反転値が出力され
る。
【００２６】演算セレクトビットが“１０１０”の場合
には演算回路９で項番１０の演算処理が行われ、演算回
路９からＳ2 が出力される。演算セレクトビットが“１
０１１”の場合には演算回路９で項番１１の演算処理が
行われ、演算回路９からＳ1とＳ2 との論理積の結果が
出力される。
には演算回路９で項番１０の演算処理が行われ、演算回
路９からＳ2 が出力される。演算セレクトビットが“１
０１１”の場合には演算回路９で項番１１の演算処理が
行われ、演算回路９からＳ1とＳ2 との論理積の結果が
出力される。
【００２７】演算セレクトビットが“１１００”の場合
には演算回路９で項番１２の演算処理が行われ、演算回
路９から「１」が出力される。演算セレクトビットが
“１１０１”の場合には演算回路９では項番１３の演算
処理が行われ、演算回路９からＳ1 とＳ2 の反転値との
論理和の結果が出力される。
には演算回路９で項番１２の演算処理が行われ、演算回
路９から「１」が出力される。演算セレクトビットが
“１１０１”の場合には演算回路９では項番１３の演算
処理が行われ、演算回路９からＳ1 とＳ2 の反転値との
論理和の結果が出力される。
【００２８】演算セレクトビットが“１１１０”の場合
には演算回路９で項番１４の演算処理が行われ、演算回
路９からＳ1 とＳ2 との論理和の結果が出力される。演
算セレクトビットが“１１１１”の場合には演算回路９
で項番１５の演算処理が行われ、演算回路９からＳ1 が
出力される。
には演算回路９で項番１４の演算処理が行われ、演算回
路９からＳ1 とＳ2 との論理和の結果が出力される。演
算セレクトビットが“１１１１”の場合には演算回路９
で項番１５の演算処理が行われ、演算回路９からＳ1 が
出力される。
【００２９】また、演算回路９にはリング状のシフト機
能である図示せぬバレルシフト回路が設けられており、
このバレルシフト回路におけるシフト量及びシフト方向
を外部から指定できるようになっている。
能である図示せぬバレルシフト回路が設けられており、
このバレルシフト回路におけるシフト量及びシフト方向
を外部から指定できるようになっている。
【００３０】図３は図１に示すＶＲＡＭを用いたシステ
ム例を示す図である。図において、ＣＰＵ２１はアドレ
スバス１１０及びデータバス１１１を介してグラフィッ
クディスプレイコントローラ２２及びビットマップコン
トローラ２３に接続されている。これらグラフィックデ
ィスプレイコントローラ２２及びビットマップコントロ
ーラ２３にはイメージバス１１２を介してＯＰ ＶＲＡ
Ｍ２０が接続されている。
ム例を示す図である。図において、ＣＰＵ２１はアドレ
スバス１１０及びデータバス１１１を介してグラフィッ
クディスプレイコントローラ２２及びビットマップコン
トローラ２３に接続されている。これらグラフィックデ
ィスプレイコントローラ２２及びビットマップコントロ
ーラ２３にはイメージバス１１２を介してＯＰ ＶＲＡ
Ｍ２０が接続されている。
【００３１】ＯＰ ＶＲＡＭ２０の演算制御はＣＰＵ２
１が直接制御するのではなく、ビットマップコントロー
ラ２３によって行われる。すなわち、ＣＰＵ２１がビッ
トマップコントローラ２３に対して矩形領域の演算及び
転送を命令すると、ビットマップコントローラ２３はＣ
ＰＵ２１からの命令をＯＰ ＶＲＡＭ２０に対する制御
に変換し、制御線１１４を介して入出力セレクト信号１
０１とシリアルポートセレクト信号１０２と演算セレク
ト信号１０４とをＯＰ ＶＲＡＭ２０に出力して制御す
る。
１が直接制御するのではなく、ビットマップコントロー
ラ２３によって行われる。すなわち、ＣＰＵ２１がビッ
トマップコントローラ２３に対して矩形領域の演算及び
転送を命令すると、ビットマップコントローラ２３はＣ
ＰＵ２１からの命令をＯＰ ＶＲＡＭ２０に対する制御
に変換し、制御線１１４を介して入出力セレクト信号１
０１とシリアルポートセレクト信号１０２と演算セレク
ト信号１０４とをＯＰ ＶＲＡＭ２０に出力して制御す
る。
【００３２】グラフィックの描画及びＣＲＴディスプレ
イ２５への制御信号の送出はグラフィックディスプレイ
コントローラ２２が実行し、矩形領域の転送はビットマ
ップコントローラ２３及びＯＰ ＶＲＡＭ２０が実行す
る。
イ２５への制御信号の送出はグラフィックディスプレイ
コントローラ２２が実行し、矩形領域の転送はビットマ
ップコントローラ２３及びＯＰ ＶＲＡＭ２０が実行す
る。
【００３３】グラフィックディスプレイコントローラ２
２からの制御信号が制御線１１３を介してＯＰ ＶＲＡ
Ｍ２０に出力されると、この制御信号によってＯＰ Ｖ
ＲＡＭ２０から読出されたデータは直並列変換器２４で
アナログデータに変換されてＣＲＴディスプレイ２５上
に表示される。
２からの制御信号が制御線１１３を介してＯＰ ＶＲＡ
Ｍ２０に出力されると、この制御信号によってＯＰ Ｖ
ＲＡＭ２０から読出されたデータは直並列変換器２４で
アナログデータに変換されてＣＲＴディスプレイ２５上
に表示される。
【００３４】図４は本発明の一実施例による矩形領域の
転送を示す図である。これら図１〜図４を用いて本発明
の一実施例による矩形領域の転送処理について説明す
る。以下、転送元領域Ｓ1 ，Ｓ2 のデータをオア演算し
て転送先領域Ｄ1 に書込む場合について説明する。
転送を示す図である。これら図１〜図４を用いて本発明
の一実施例による矩形領域の転送処理について説明す
る。以下、転送元領域Ｓ1 ，Ｓ2 のデータをオア演算し
て転送先領域Ｄ1 に書込む場合について説明する。
【００３５】まず、ＣＰＵ２１が開始アドレス（ｘ1 ，
ｙ1 ）、横幅ＨＬビット、縦３ビットの矩形領域Ｓ1 の
データと、開始アドレス（ｘ2 ，ｙ2 ）、横幅ＨＬビッ
ト、縦３ビットの矩形領域Ｓ2 のデータとをオア演算し
て開始アドレス（ｘ3 ，ｙ3）、横幅ＨＬビット、縦３
ビットの矩形領域Ｄ1 に書込むことをビットマップコン
トローラ２３に命令すると、ビットマップコントローラ
２３はＯＰ ＶＲＡＭ２０に対して次のような制御を行
う。
ｙ1 ）、横幅ＨＬビット、縦３ビットの矩形領域Ｓ1 の
データと、開始アドレス（ｘ2 ，ｙ2 ）、横幅ＨＬビッ
ト、縦３ビットの矩形領域Ｓ2 のデータとをオア演算し
て開始アドレス（ｘ3 ，ｙ3）、横幅ＨＬビット、縦３
ビットの矩形領域Ｄ1 に書込むことをビットマップコン
トローラ２３に命令すると、ビットマップコントローラ
２３はＯＰ ＶＲＡＭ２０に対して次のような制御を行
う。
【００３６】ビットマップコントローラ２３は開始アド
レス（ｘ1 ，ｙ1 ）を含む１ライン分のデータをＯＰ
ＶＲＡＭ２０のメモリセルアレイ１から読出す。ビット
マップコントローラ２３は入出力セレクト信号１０１と
シリアルポートセレクト信号１０２とによってトランス
ファゲート６及びシリアルポート７ａ〜７ｄを制御し、
メモリセルアレイ１から読出したデータをシリアルポー
ト７ａに転送する。
レス（ｘ1 ，ｙ1 ）を含む１ライン分のデータをＯＰ
ＶＲＡＭ２０のメモリセルアレイ１から読出す。ビット
マップコントローラ２３は入出力セレクト信号１０１と
シリアルポートセレクト信号１０２とによってトランス
ファゲート６及びシリアルポート７ａ〜７ｄを制御し、
メモリセルアレイ１から読出したデータをシリアルポー
ト７ａに転送する。
【００３７】ビットマップコントローラ２３は演算回路
９を制御してシリアルポート７ａに保持されたデータを
「ｘ3 −ｘ1 」だけビット単位にシフトする。ビットマ
ップコントローラ２３は入出力セレクト信号１０１とシ
リアルポートセレクト信号１０２とによってトランスフ
ァゲート６及びシリアルポート７ａ〜７ｄを制御し、
「ｘ3 −ｘ1 」だけシフトされたデータをシリアルポー
ト７ａに転送する。
９を制御してシリアルポート７ａに保持されたデータを
「ｘ3 −ｘ1 」だけビット単位にシフトする。ビットマ
ップコントローラ２３は入出力セレクト信号１０１とシ
リアルポートセレクト信号１０２とによってトランスフ
ァゲート６及びシリアルポート７ａ〜７ｄを制御し、
「ｘ3 −ｘ1 」だけシフトされたデータをシリアルポー
ト７ａに転送する。
【００３８】次に、ビットマップコントローラ２３は開
始アドレス（ｘ2 ，ｙ2 ）を含む１ライン分のデータを
ＯＰ ＶＲＡＭ２０のメモリセルアレイ１から読出す。
ビットマップコントローラ２３は入出力セレクト信号１
０１とシリアルポートセレクト信号１０２とによってト
ランスファゲート６及びシリアルポート７ａ〜７ｄを制
御し、メモリセルアレイ１から読出したデータをシリア
ルポート７ｂに転送する。
始アドレス（ｘ2 ，ｙ2 ）を含む１ライン分のデータを
ＯＰ ＶＲＡＭ２０のメモリセルアレイ１から読出す。
ビットマップコントローラ２３は入出力セレクト信号１
０１とシリアルポートセレクト信号１０２とによってト
ランスファゲート６及びシリアルポート７ａ〜７ｄを制
御し、メモリセルアレイ１から読出したデータをシリア
ルポート７ｂに転送する。
【００３９】ビットマップコントローラ２３は演算回路
９を制御してシリアルポート７ｂに保持されたデータを
「ｘ3 −ｘ2 」だけビット単位にシフトする。ビットマ
ップコントローラ２３は入出力セレクト信号１０１とシ
リアルポートセレクト信号１０２とによってトランスフ
ァゲート６及びシリアルポート７ａ〜７ｄを制御し、
「ｘ3 −ｘ2 」だけシフトされたデータをシリアルポー
ト７ｂに転送する。
９を制御してシリアルポート７ｂに保持されたデータを
「ｘ3 −ｘ2 」だけビット単位にシフトする。ビットマ
ップコントローラ２３は入出力セレクト信号１０１とシ
リアルポートセレクト信号１０２とによってトランスフ
ァゲート６及びシリアルポート７ａ〜７ｄを制御し、
「ｘ3 −ｘ2 」だけシフトされたデータをシリアルポー
ト７ｂに転送する。
【００４０】この場合、ｘ3 ＞ｘ1 であり、ｘ3 ＜ｘ2
なので、シリアルポート７ｂに転送されたデータはシリ
アルポート７ａに転送されたデータとは逆方向にシフト
される。
なので、シリアルポート７ｂに転送されたデータはシリ
アルポート７ａに転送されたデータとは逆方向にシフト
される。
【００４１】ビットマップコントローラ２３は上記のビ
ット単位のシフト処理が終了すると、演算セレクト信号
１０４として“１１１０”を出力し、演算回路９によっ
てシリアルポート７ａに保持されたデータとシリアルポ
ート７ｂに保持されたデータとのオア演算を行う。
ット単位のシフト処理が終了すると、演算セレクト信号
１０４として“１１１０”を出力し、演算回路９によっ
てシリアルポート７ａに保持されたデータとシリアルポ
ート７ｂに保持されたデータとのオア演算を行う。
【００４２】ビットマップコントローラ２３は演算回路
９の演算結果を、０〜（ｘ3 −１）及び（ｘ3 ＋ＨＬ）
〜ＣＡが“０”で、ｘ3 〜（ｘ3 ＋ＨＬ−１）が“１”
のマスクデータでマスクして矩形領域Ｄ1 に書込む。こ
のとき、マスクデータが“０”の部分には開始アドレス
（ｘ3 ，ｙ3 ）を含む１ライン分のデータがそのまま残
り、マスクデータが“１”の部分には演算回路９でのオ
ア演算の結果が書込まれる。
９の演算結果を、０〜（ｘ3 −１）及び（ｘ3 ＋ＨＬ）
〜ＣＡが“０”で、ｘ3 〜（ｘ3 ＋ＨＬ−１）が“１”
のマスクデータでマスクして矩形領域Ｄ1 に書込む。こ
のとき、マスクデータが“０”の部分には開始アドレス
（ｘ3 ，ｙ3 ）を含む１ライン分のデータがそのまま残
り、マスクデータが“１”の部分には演算回路９でのオ
ア演算の結果が書込まれる。
【００４３】ビットマップコントローラ２３は上記の処
理を３ライン分のデータに対する処理が完了するまで繰
り返し実行することで、矩形領域Ｓ1 のデータと矩形領
域Ｓ2 のデータとのオア演算の結果を矩形領域Ｄ1 に書
込む処理が終了する。
理を３ライン分のデータに対する処理が完了するまで繰
り返し実行することで、矩形領域Ｓ1 のデータと矩形領
域Ｓ2 のデータとのオア演算の結果を矩形領域Ｄ1 に書
込む処理が終了する。
【００４４】このように、メモリセルアレイ１内の転送
元と転送先との間のデータ転送時に、メモリセルアレイ
１から読出した１ライン分のデータを複数のシリアルポ
ート７ａ〜７ｄに保持し、シリアルポート７ａ〜７ｄに
保持されたデータ及びメモリセルアレイ１から読出した
１ライン分のデータに対して演算セレクト信号１０４で
指示された多ビットの演算を演算回路９で行い、その演
算結果をメモリセルアレイ１内の転送先に書込むことに
よって、１ライン分のデータに対する演算を一度に処理
することができ、かつ同一ＩＣ内で処理するため、高速
に処理することができる。
元と転送先との間のデータ転送時に、メモリセルアレイ
１から読出した１ライン分のデータを複数のシリアルポ
ート７ａ〜７ｄに保持し、シリアルポート７ａ〜７ｄに
保持されたデータ及びメモリセルアレイ１から読出した
１ライン分のデータに対して演算セレクト信号１０４で
指示された多ビットの演算を演算回路９で行い、その演
算結果をメモリセルアレイ１内の転送先に書込むことに
よって、１ライン分のデータに対する演算を一度に処理
することができ、かつ同一ＩＣ内で処理するため、高速
に処理することができる。
【００４５】よって、マルチウインドウシステムなどが
使用されるビットマップディスプレイ等におけるビデオ
データの矩形領域転送を高速に処理することができる。
尚、この場合、演算回路９をＶＲＡＭ内に搭載するの
で、システムにおけるハードウェア量を増大させること
はない。
使用されるビットマップディスプレイ等におけるビデオ
データの矩形領域転送を高速に処理することができる。
尚、この場合、演算回路９をＶＲＡＭ内に搭載するの
で、システムにおけるハードウェア量を増大させること
はない。
【００４６】
【発明の効果】以上説明したように本発明のＶＲＡＭに
よれば、メモリセルアレイ間のデータ転送時にメモリセ
ルアレイから読出した１ライン分のデータを保持する複
数の保持手段と、複数の保持手段に保持された１ライン
分のデータに対する外部指令に応じた演算を行う演算手
段とを備え、この演算手段の演算結果をメモリセルアレ
イの転送先へ書込むよう制御することによって、ビデオ
データの矩形領域転送を高速に処理することができると
いう効果がある。
よれば、メモリセルアレイ間のデータ転送時にメモリセ
ルアレイから読出した１ライン分のデータを保持する複
数の保持手段と、複数の保持手段に保持された１ライン
分のデータに対する外部指令に応じた演算を行う演算手
段とを備え、この演算手段の演算結果をメモリセルアレ
イの転送先へ書込むよう制御することによって、ビデオ
データの矩形領域転送を高速に処理することができると
いう効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の演算回路における演算の種類を示す図で
ある。
ある。
【図３】図１に示すＶＲＡＭを用いたシステム例を示す
図である。
図である。
【図４】本発明の一実施例による矩形領域の転送を示す
図である。
図である。
１ メモリセルアレイ ６ トランスファゲート ７ａ〜７ｄ，１１ シリアルポート ８ セレクタ ９ 演算回路 １０１ 入出力セレクト信号 １０２ シリアルポートセレクト信号 １０４ 演算セレクト信号
Claims (3)
- 【請求項１】 メモリセルアレイと、前記メモリセルア
レイに書込み及び読出しを行うときに外部に対してデー
タの入出力を行う入出力バッファと、前記メモリセルア
レイのデータの表示を行うときに前記メモリセルアレイ
の１ライン分のデータを格納するシリアルバッファとを
含むビデオ表示用メモリ集積回路であって、前記メモリ
セルアレイ内の転送元領域に格納されたデータを前記メ
モリセルアレイ内の転送先領域に転送する時に前記メモ
リセルアレイの１ライン分のデータを保持する複数の保
持手段と、外部指令に応じて、前記複数の保持手段のう
ちの１つに保持された前記１ライン分のデータと、前記
複数の保持手段のうちの他の１つに保持された前記１ラ
イン分のデ−タ又は前記メモリセルアレイから読み出さ
れた前記１ライン分のデータに対する演算を行う演算手
段と、前記演算手段の演算結果を前記メモリセルアレイ
内の転送先へ書込むよう制御する手段とを有することを
特徴とするビデオ表示用メモリ集積回路。 - 【請求項２】 前記演算手段が前記メモリセルアレイ内
の転送先に応じて、前記複数の保持手段に保持された前
記１ライン分のデータに対して少なくともビット単位の
シフトとビット単位のマスクとを行うようにしたことを
特徴とする請求項１記載のビデオ表示用メモリ集積回
路。 - 【請求項３】 前記複数の保持手段に前記メモリセルア
レイ内の転送元のデータと転送先のデータとを夫々保持
するようにしたことを特徴とする請求項１または請求項
２記載のビデオ表示用メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02070893A JP3191468B2 (ja) | 1993-01-13 | 1993-01-13 | ビデオ表示用メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02070893A JP3191468B2 (ja) | 1993-01-13 | 1993-01-13 | ビデオ表示用メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215560A JPH06215560A (ja) | 1994-08-05 |
| JP3191468B2 true JP3191468B2 (ja) | 2001-07-23 |
Family
ID=12034651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02070893A Expired - Fee Related JP3191468B2 (ja) | 1993-01-13 | 1993-01-13 | ビデオ表示用メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3191468B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030076B2 (ja) * | 1997-07-18 | 2008-01-09 | ローム株式会社 | 処理機能付記憶装置 |
-
1993
- 1993-01-13 JP JP02070893A patent/JP3191468B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06215560A (ja) | 1994-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |