JPH01305472A - ベクトルレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスーパーコンピュータで代表されるベクトル演
算装置に用いられるベクトルレジスタに関する。

〔従来の技術〕

ベクトル演算装置はパイプライン制御方式に基づいてベ
クトルレジスタに格納されている配列デ−タを連続的に
演算処理することにより高速化している。最近では、演
算するか否かの条件が定められた配列データに対しても
パイプライン制御を乱すことなく、ベクトル演算を実行
できるようにしている。すなわち、各配列要素に対する
演算を行なうか否かをマスクレジスタ内のマスクデータ
で制御するマスク付きベークトル演算命令をベクトル演
算装置が備えている。ベクトル演算装置の実効的な処理
速度はベクトル演算処理できる割合、すなわちベクトル
化率に大きく影響される。従ってベクトルレジスタはマ
スク付きベクトル演算を処理できる構成でなければなら
ない。

第４図は従来のベクトルレジスタの一構成例を示すブロ
ック図である。同図には説明の便宜上、演算器５も含め
ている。

第１ベクトルレジスタ１．及び第２ベクトルレジスタ２
には配列データの各配列要素を一次元に格納している。

この２個のベクトルレジスタ１．２から各々配列要素を
演算器５に供給し、演算結果を第１ベクトルレジスタ１
あるいは第２ベクトルレジスタ２に書込む処理を連続的
に他の配列要素に対し行なうことによりベクトル演算が
行なわれる。

第１マスクレジスタ３と第２マスクレジスタ４のビット
数は第１．第２ベクトルレジスタ１，２のワード数に等
しく、第１．第２マスクレジスタ３．４の各ビットは第
１．第２ベクトルレジスタ１．２の各ワードに対するマ
スクデータを記憶する。マスクデータの各ビットが第１
．第２ベクトルレジスタ１．２内の各配列要素に対する
演算を制御する。

マスク付きベクトル演算では第１．第２ベクトルレジス
タ１，２からの配列要素の読取りに同期して第１マスク
レジスタ３（あるいは第２マスクレジスタ４）からマス
クデータを直列に読取り、１ビットの論理演算器６（Ａ
、ＬＵ＞を介して書込み制御回路７にマスクデータを供
給する６書込み制御回路７はマスクデータに基づいて演
算結果を第１ベクトルレジスタ１（あるいは第２ベクト
ルレジスタ２）に書込むか否かを制御する。このように
制御することにより、バイブライン制御ヲ乱すことなく
マスク付きベクトル演算を実行できる。

〔発明が解決しようとする課題〕

マスク付きベクトル演算は条件付き演算を含む繰返し演
算を高速に処理する。この場合のマスクデータは条件の
真偽により生成される。この条件が複数の配列要素によ
り決められる場合には、複数のマスクデータ間の論理演
算により新たなマスクデータを生成することが必要とな
る。

従来のベクトルレジスタでは、第１．第２マスクレジス
タ３．４から１ビット毎にマスクデータを読取り、論理
演算器（ＡＬＵ）６で論理演算を行ない、新たなマスク
データを第１マスクレジスタ３（あるいは第２マスクレ
ジスタ４）に格納させていた。したがって新たなマスク
データの生成には配列要素数分の論理演算時間が必要と
なる。

すなわち、従来のベクトルレジスタはマスクデータの生
成に多大な処理時間を必要とし、さらにマスクデータ用
のＡＬＵ６を必要とするという欠点がある。

本発明の目的は配列要素の読取りと同期してマスクデー
タを読取るようにして上記の欠点を改善したベクトルレ
ジスタを提供することにある。

〔課題を解決するための手段〕

本発明のベクトルレジスタは、Ｎ本の第１ワード線とそ
れと交差するＭ組の第１ビット線を有するＮワード間ビ
ットの第１メモリセル・アレイと、前記第１ビット線の
各々とＭ本の第２ワード線の各々とに各メモリセルが接
続し第２ビット線と並列マスクデータ選択線にそれぞれ
共通に接続した第２メモリセル・アレイと、ワードアド
レスに従って前記第１ワード線を選択的に駆動する列デ
コーダと、ビットアドレスに従って前記第２ワード線を
選択的に駆動する行デコーダと、前記第１ビット線の各
々に接続したＭ個の第１Ｒ／Ｗアンプと、前記第２ビッ
ト線に接続した第２Ｒ／Ｗアンプとを具備し、またはＮ
本の第１ワード線とそれと交差するＭ組の第１ビット線
を有するＭワードＮビットの第１メモリセル・アレイと
、各メモリセルが前記８本の第１ワード線とＮ組の第２
ビット線の各々に接続し１組の第３ビット線と並列マス
クデータｊ■択線にそれぞれ共通に接続したＮビットの
第２メモリセル・アレイと、ワードアドレスに従って前
記第１ワード線を選択的に駆動する列デコーダと、前記
第１ビット線と前記第３ビット線の各々に接続した第１
Ｒ／Ｗアンプと、前記第２ビット線の各々に接続した第
２Ｒ／Ｗアンプとを具備する。

〔作用〕

上記のような手段をとることにより、第１メモリセル・
アレイ内の配列要素の読取りに同期して第２メモリセル
・アレイ内のマスクデータを直列に読取ることが可能と
なる。また、第２メモリセル・アレイ内のマスクデータ
の並列読取り・書込みができるので、高速なマスクデー
タの生成が可能となる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第一の実施例を示す構成図である。同
図においてベクトルレジスタは、第１メモリセル１１１
をＭ行Ｎ列配置した第１メモリセル・アレイ１１０と２
Ｍ個の第２メモリセル１２１からなる第２メモリセル・
アレイ１２０と、第１メモリセル・アレイ１１０の列を
選択的に駆動する列デコーダ１３０と、第２メモリセル
・アレイ１２０内の１つの第２メモリセル１２１を選択
的に駆動する行デコーダ１４０と９列デコーダ１３０で
選択駆動された特定列の第１メモリセル１１１あるいは
並列マスクデータ選択線に接続する第２メモリセル・ア
レイ１２０に対する読取り・書込みを行なうＭ個の第１
　Ｒ／Ｗアンプ１６０と。

行デコーダ１４０で選択駆動された第２メモリセル１２
１に対する読取り・書込みを行なう第２Ｒ／Ｗアンプ１
７０とを含む。

列デコーダ１３０はワード・アドレス１３１で指定され
た第１ワード線１３２をｉＶ１択的に駆動する。選択駆
動した第１ワード線１３２に接続する列のＭ個の第１メ
モリセル１１１は読取り時に内容を第１ビット線１６１
に出力し、書込み時に第１ビット線１６１上の内容を取
込む。この読取りと書込みの選択は第１Ｒ／Ｗ信号１６
２により第１Ｒ／Ｗアンプ１６０が第１ビット線１６１
を高インピーダンスにするかく読取り時）、書込みデー
タを第１ビット線１６１に供給するかく書込み時）によ
り定まる。

行デコーダ１４０はビットアドレス１４１で指定された
第２ワード線１４２を選択的に駆動する。

選択駆動した第２ワード線１４２に接続する第２メモリ
セル１２１は読取り時にその内容を第２ビット線１７１
に出力し、書込み時に第２ビット線１７１上の内容を取
込む。この読取りと書込みの選択は第２Ｒ／Ｗ信号１７
２で定める。

第１メモリセル・アレイ１１０の各ワードはＭビットの
配列要素を記憶し、ベクトルレジスタとして用いられる
。第２メモリセル・アレイ１２０の各第２メモリセル１
２１は第１メモリセル・アレイ１１０内の各配列要素に
関するマスタデータを記憶し、マスクレジスタとして用
いられる。

ベクトルレジスタとなる第１メモリセル・アレイ１１０
への配列要素の書込みは第１Ｒ／Ｗアンプ１６０を介し
てＲ／Ｗデータ線１６３がら第１ビット線１６１にＭビ
ットの配列要素を供給することにより行なわれる。書込
みワードはワードアドレス１３１で指定する。また、第
１メモリセル・アレイ１１０内に格納されているＭビッ
トの配列要素は第１ビット線１６１と第１Ｒ／Ｗアンプ
１６０を介してＲ／Ｗデータ線１６３に出力される。な
お、並列マスクデータ選択線１５０を駆動した場合には
、第２メモリセル・アレイ１２０の並列読取りあるいは
並列書込みがなされる。この場合、列デコーダ１３０の
第１ワード線１３２の駆動は並列マスクデータ選択線１
５０が禁止するので、第１メモリセル・アレイ１１０の
読取り・書込み動作は禁止される。

第２メモリセル・アレイ１２０は並列読取り・書込み動
作に併行してビットアドレス１４１で指定した第２メモ
リセル１２１への読取り・書込み動作が可能である。し
たがって第１メモリセル・アレイ１１０から配列要素を
読取りながら、その配列要素に関するマスクデータを第
２メモリセル・アレイ１２０から直列に読取りできるの
で、マスク付きベクトル演算を処理できる。また、マス
クデータの論理演算は配列要素に用いる演算器でＭビッ
ト並列に処理可能である。

すなわち、本発明のベクトルレジスタは配列要素とマス
クデータの双方を格納でき、マスクデータの論理演算を
高速化し、マスクデータ用の論理演算器を不用とする。

第２図（ａ）および（ｂ）は第１図における第１メモリ
セル１１１と第２メモリセル１２１の構成例を示す回路
図である。

第２図（ａ）の第１メモリセル１１１は２個のインバー
タ２０１．．２０２と、一対のピッ１〜線２０３．２０
４に各々のドレイン端子がつながり、ゲートが第１ワー
ド線１３２につながる２個のＭＯＳトランジスタ２０６
　＋’　２０７とで構成される。

第１図では説明の便宜上、一対のビット線２０３゜２０
４を１つの第１のビット線１６１で代表させている。こ
の第１メモリセルは通常のスタティックメモリセルであ
る。

第２図（ｂ）の第２メモリセル１２１は２ポートメモリ
セルであり、２個のインバータ２１０゜２１１と、４個
のＭＯＳトランジスタ２１２，２１３．２１４，２１５
とからなる。ＭＯＳトランジスタ２］、２，２１３のゲ
ートは第１図における並列マスクデータ選択線１５０に
つながり、各々のドレイン端子は一対のビット線２１６
，２１７（第１図の第１ビット線１６１）につながる。

ＭＯＳトランジスタ２１４，２１５のゲートは第１図に
おける第２ワード線１４２につながり、各々のトレイン
端子は地対のビット線２１８，２１９（第１図の第２ビ
ット線）につながる。このメモリセルは並列マスクデー
タ選択線１５０と第２ワード線１４２を高レベルにする
ことにより、一対のビット線２１６，２１７を介しての
読取り・書込み動作と地対のビット線２１８，２１９を
介しての読取り・書込み動作を併行して行なえる。

第３図は本発明の第二の実施例を示す構成図でる。同図
においてベクトルレジスタは、第１メリセル３１１をＭ
行Ｎ列配置した第１メモリセ・アレイ３１０と、Ｎ個の
第２メモリセル３２からなる第２メモリセル・アレイ３
２０と、第メモリセル・アレイ３１０と第２メモリセル
・ｌ／イ３２０の列を選択的に駆動する列デコーダ３０
と、各行に第１メモリセル３１１及び第２モリセル３２
１と第１ビット線３６１でつなか（Ｍ＋１）個のＲ／Ｗ
アンプ３６０と、第２メリセル３２１と第２ビット線３
７２でつながる１個の第２Ｒ，／Ｗアンプ３７０とから
なる。

第１メモリセル・アレイ３１０は各列すなわちシワード
に配列要素を記憶し、第１メモリセル・どレイ３１０の
各列に対応する第２メモリセル３２１はマスクデータを
記憶する。

列デコーダ３３０はワードアドレス３３１が指むしたワ
ード線３３２を選択的に駆動する。選択駆動したワード
線３３２に接続する列のＭ個の第１メモリセル３１１と
第２メモリセｌし３２１はＪ光取り時に内容を第１ビッ
ト線３６１に出力するか、あるいは書込み時に第１ビッ
ト線３６１上の内容を取込む。

第１Ｒ／Ｗ信号３６２は第１メモリセル・アレイ３１０
の読取りと書込みを指定し、第２Ｒ／Ｗ信号３６３は第
２メモリセル・アレイ３２０の読取りと害込みを指定す
る。Ｒ／Ｗアンプ３６０は読取り動作時に第１ビット線
３６１上の内容を外部に出力し、書込み動作時に外部か
らのデータを第１ビット線３６１上に出力する。したが
ってワードアドレス３３１を走査することにより、読取
り時に（Ｍ＋１＞個のＲ／Ｗアンプ３６０は第１メモリ
セル・アレイ３１０内に格納されている配列要素とそれ
に関するマスクデータを連続して出力し、マスク付きベ
クトル演算を可能にする。

第２メモリセル・アレイ３２０に格納されているＮビッ
トのマスクデータの並列読取りは並列マスクデータ選択
線３５０を駆動することにより行なわれる。並列マスク
データ選択線３５０を駆動し、第３Ｒ／Ｗ信号３７１を
読取りモードに設定すると、Ｎビットのマスクデータは
第２Ｒ／Ｗアンプ３７０を介して外部に出力される。一
方、第３Ｒ／Ｗ信号３７１を書込みモードに設定すると
、外部から第２　Ｒ，／Ｗアンプ３７０を介してＮビッ
トのマスクデータか並列に第２メモリセル・アレイ３２
０に書込まれる。すなわち、マスクデータの並列読取り
・書込みが可能であるので、複数のマスクデータ間の論
理演算を並列処理でき高速化をもたらす。

なお、第１メモリセル３１１は第２図（ａ）に示すよう
に構成され、第２メモリセル３２１は第２図（ｂ）に示
すように構成される。

〔発明の効果〕

以上説明したように、本発明によればマスクデータを配
列データと同様に並列にアクセスできるので、複数のマ
スクデータ間の論理演算を配列データ用の並列演算器を
用いて高速に処理できる。

すなわち、マスクデータ用の論理演算器が不用となる。

また、配列データとマスクデータの双方をベクトルレジ
スタに格納できるので、集積回路化した場合チップサイ
ズを縮小することができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例の構成図、第２図（ａ＞
および（ｂ）はメモリセルの構成例を示す回路図、第３
図は第二の実施例の構成図、第４図は従来のベクトルレ
ジスタの構成図である。 １１０．３１０・・・第１メモリセル・アレイ、１１１
．３１１・・・第１メモリセル、１２０，３２０・・・
第２メモリセル・アレイ、１２１，３２１・・・第２メ
モリセル、１３０．３３’Ｏ・・・列デコーダ、１４０
・・・行デコーダ、１６０，３６０・・・第１　Ｒ／Ｗ
アンプ、１７０，３７０・・・第２Ｒ，／Ｗアンプ。

Claims (2)

【特許請求の範囲】
1. （１）Ｎ本の第１ワード線とそれと交差するＭ組の第１
   ビット線を有するＮワードＭビットの第１メモリセル・
   アレイと、前記第１ビット線の各々とＭ本の第２ワード
   線の各々とに各メモリセルが接続し第２ビット線と並列
   マスクデータ選択線にそれぞれ共通に接続した第２メモ
   リセル・アレイと、ワードアドレスに従って前記第１ワ
   ード線を選択的に駆動する列デコーダと、ビットアドレ
   スに従つて前記第２ワード線を選択的に駆動する行デコ
   ーダと、前記第１ビット線の各々に接続したＭ個の第１
   Ｒ／Ｗアンプと、前記第２ビット線に接続した第２Ｒ／
   Ｗアンプとを具備することを特徴とするベクトルレジス
   タ。
2. （２）Ｎ本の第１ワード線とそれと交差するＭ組の第１
   ビット線を有するＭワードＮビットの第１メモリセル・
   アレイと、各メモリセルが前記Ｎ本の第１ワード線とＮ
   組の第２ビット線の各々に接続し１組の第３ビット線と
   並列マスクデータ選択線にそれぞれ共通に接続したＮビ
   ットの第２メモリセル・アレイと、ワードアドレスに従
   って前記第１ワード線を選択的に駆動する列デコーダと
   、前記第１ビット線と前記第３ビット線の各々に接続し
   た第１Ｒ／Ｗアンプと、前記第２ビット線の各々に接続
   した第２Ｒ／Ｗアンプとを具備することを特徴とするベ
   クトルレジスタ。