JP3103934B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、読み書き可能な半導体記憶装置に関し、特
にアドレス多重化方式を用いたDRAM等の半導体記憶装置
に関する。
にアドレス多重化方式を用いたDRAM等の半導体記憶装置
に関する。
半導体記憶装置であるダイナミックRAM IC（以下DRAM
ICという）は３〜４年を一世代として一世代毎にその
記憶容量が４倍となっている。一般にDRAM ICにおいて
は、アドレス信号を多重化して時間的に複数回に分けて
共通のアドレス信号バスから与えるアドレス多重化方式
が用いられており、これによりアドレス信号を入力する
端子の数を削減でき、プリント基板上のDRAMの実装密度
を向上させることができる。アドレス多重化方式ではア
ドレス信号を行アドレス信号と列アドレス信号とに分
け、夫々を行と列とに共通のアドレス信号端子から、夫
々行アドレスストローブ信号と列アドレスストローブ信
号とに同期させてDRAM内に取込むようになっている。
ICという）は３〜４年を一世代として一世代毎にその
記憶容量が４倍となっている。一般にDRAM ICにおいて
は、アドレス信号を多重化して時間的に複数回に分けて
共通のアドレス信号バスから与えるアドレス多重化方式
が用いられており、これによりアドレス信号を入力する
端子の数を削減でき、プリント基板上のDRAMの実装密度
を向上させることができる。アドレス多重化方式ではア
ドレス信号を行アドレス信号と列アドレス信号とに分
け、夫々を行と列とに共通のアドレス信号端子から、夫
々行アドレスストローブ信号と列アドレスストローブ信
号とに同期させてDRAM内に取込むようになっている。
第４図はアドレス多重化方式を用いた従来のＮワイド
×４ビット構成のDRAM ICの構成を示すブロック図であ
る。図において11〜1nはｎビットのアドレス信号入力端
子であり、ここでアドレスは行アドレスｎビットと列ア
ドレスｎビットの２×ｎビットで指定され、そのアドレ
ス容量（ワード数＝Ｎ）は２２・ｎとなる。例えば×４
ビットの1MビットのDRAM ICの場合、Ｎ＝1M/4＝256K＝2
18,n＝９となる。
×４ビット構成のDRAM ICの構成を示すブロック図であ
る。図において11〜1nはｎビットのアドレス信号入力端
子であり、ここでアドレスは行アドレスｎビットと列ア
ドレスｎビットの２×ｎビットで指定され、そのアドレ
ス容量（ワード数＝Ｎ）は２２・ｎとなる。例えば×４
ビットの1MビットのDRAM ICの場合、Ｎ＝1M/4＝256K＝2
18,n＝９となる。
アドレス信号入力端子11〜1nはアドレスバッファ７に
接続され、入力されたアドレス信号が取込まれる。アド
レスバッファ７はクロック発生回路５にも接続され、そ
こからの動作クロックによりその入出力が制御される。
接続され、入力されたアドレス信号が取込まれる。アド
レスバッファ７はクロック発生回路５にも接続され、そ
こからの動作クロックによりその入出力が制御される。
また、3,4は行又は列アドレス信号を読み込むタイミ
ングを指定する制御信号である行アドレスストローブ信
号▲▼，列アドレスストローブ信号▲▼を
夫々入力する行及び列アドレスストローブ信号入力端子
であり、クロック発生回路５に接続されている。
ングを指定する制御信号である行アドレスストローブ信
号▲▼，列アドレスストローブ信号▲▼を
夫々入力する行及び列アドレスストローブ信号入力端子
であり、クロック発生回路５に接続されている。
クロック発生回路５は行及び列アドレスストローブ信
号▲▼，▲▼に応じてDRAM IC内部の動作
クロックを作成する。クロック発生回路５はアドレスバ
ッファ７、行デコーダ８、列デコーダ９、センスアンプ
13並びにデータ出力バッファ11に接続され、動作クロッ
クを供給する。またクロック発生回路５は入出力バッフ
ァコントロール回路17の一端に接続され、行及び列スト
ローブ信号▲▼，▲▼に応じて活性化する
バッファ選択信号DBを入出力バッファコントロール回路
17に与える。また入出力バッファコントロール回路17の
他端は書込指定信号を入力する書込指定入力端子６に
接続されている。入出力バッファコントロール回路17の
出力端子は４ビットのデータ入力バッファ10及びデータ
出力バッファ11に接続され、各バッファ10,11にバッフ
ァ制御信号DBSを与える。データ入力バッファ10及びデ
ータ出力バッファ11は４ビットのデータ入出力端子21〜
24に接続され、該端子21〜24とデータを入出力する。
号▲▼，▲▼に応じてDRAM IC内部の動作
クロックを作成する。クロック発生回路５はアドレスバ
ッファ７、行デコーダ８、列デコーダ９、センスアンプ
13並びにデータ出力バッファ11に接続され、動作クロッ
クを供給する。またクロック発生回路５は入出力バッフ
ァコントロール回路17の一端に接続され、行及び列スト
ローブ信号▲▼，▲▼に応じて活性化する
バッファ選択信号DBを入出力バッファコントロール回路
17に与える。また入出力バッファコントロール回路17の
他端は書込指定信号を入力する書込指定入力端子６に
接続されている。入出力バッファコントロール回路17の
出力端子は４ビットのデータ入力バッファ10及びデータ
出力バッファ11に接続され、各バッファ10,11にバッフ
ァ制御信号DBSを与える。データ入力バッファ10及びデ
ータ出力バッファ11は４ビットのデータ入出力端子21〜
24に接続され、該端子21〜24とデータを入出力する。
またデータ出力バッファ11は出力イネーブル端子12に
接続され、そこから出力イネーブル信号▲▼が与え
られる。データ入力バッファ10はバッファ制御信号DBS
がＨ（活性）のときデータ入出力端子21〜24からのデー
タを取込み、データ出力バッファ11はDBS＝Ｌ（非活
性），▲▼＝Ｌ（活性）のとき、データをデータ入
出力端子21〜24に出力する。
接続され、そこから出力イネーブル信号▲▼が与え
られる。データ入力バッファ10はバッファ制御信号DBS
がＨ（活性）のときデータ入出力端子21〜24からのデー
タを取込み、データ出力バッファ11はDBS＝Ｌ（非活
性），▲▼＝Ｌ（活性）のとき、データをデータ入
出力端子21〜24に出力する。
一方、行デコーダ８及び列デコーダ９はアドレスバッ
ファ７に接続され、そこからのアドレス信号をデコード
し、メモリセル14上のセルの行及び列を選択する。メモ
リセルは2n行×2n列のセルを有し、各セルは４ビット構
成となっている。また列デコーダ９は行デコーダ８で選
択された行のデコーダされた列を選択し、そのビットに
つながるセンスアンプ13を各バッファ10,11に接続す
る。
ファ７に接続され、そこからのアドレス信号をデコード
し、メモリセル14上のセルの行及び列を選択する。メモ
リセルは2n行×2n列のセルを有し、各セルは４ビット構
成となっている。また列デコーダ９は行デコーダ８で選
択された行のデコーダされた列を選択し、そのビットに
つながるセンスアンプ13を各バッファ10,11に接続す
る。
またDRAM ICには、電源入力端子15から電源電圧V
CC（例えば5V）が、また電源入力端子16から基準電圧V
SS（例えば0V）が夫々与えられている。
CC（例えば5V）が、また電源入力端子16から基準電圧V
SS（例えば0V）が夫々与えられている。
次にこのような構成された従来のDRAM ICの読み出し
／書き込み動作について説明する。
／書き込み動作について説明する。
読み出し動作においては、アドレス入力端子11〜1nに
行アドレスを示すアドレス信号を入力し、行アドレスス
トローブ信号▲▼をＬ（活性）にすることによ
り、アドレスバッファ７に取込まれたアドレス信号が行
デコーダ８に入力され、メモリセル14の一つの行が選択
される。続いてアドレス入力端子11〜1nに列アドレスを
示すアドレス信号を入力して、列アドレスストローブ信
号▲▼をＬ（活性）にすることにより、アドレス
バッファ７に取込まれたアドレス信号が列デコーダ９に
入力され、先に選択された行の中の４ビットが列デコー
ダ９により指定され、そのビットにつながるセンスアン
プ13がデータ入力バッファ10及びデータ出力バッファ11
に接続される。このとき書込指定信号がＨ（非活性）
であり、かつ出力イネーブル信号▲▼がＬ（活性）
であれば、４ビットのデータがデータ出力バッファ11よ
りデータ入出力端子21〜24に出力される。
行アドレスを示すアドレス信号を入力し、行アドレスス
トローブ信号▲▼をＬ（活性）にすることによ
り、アドレスバッファ７に取込まれたアドレス信号が行
デコーダ８に入力され、メモリセル14の一つの行が選択
される。続いてアドレス入力端子11〜1nに列アドレスを
示すアドレス信号を入力して、列アドレスストローブ信
号▲▼をＬ（活性）にすることにより、アドレス
バッファ７に取込まれたアドレス信号が列デコーダ９に
入力され、先に選択された行の中の４ビットが列デコー
ダ９により指定され、そのビットにつながるセンスアン
プ13がデータ入力バッファ10及びデータ出力バッファ11
に接続される。このとき書込指定信号がＨ（非活性）
であり、かつ出力イネーブル信号▲▼がＬ（活性）
であれば、４ビットのデータがデータ出力バッファ11よ
りデータ入出力端子21〜24に出力される。
一方書き込み動作（アーリライト）は、読み出し動作
と同様に行アドレスを指定した後、書込み指定信号を
Ｌ（活性）にして、書込みデータ入出力端子21〜24に入
力した状態で列アドレスを指定することにより、データ
入力バッファ10を通してメモリセル14の特定の４ビット
にデータが書き込まれる。
と同様に行アドレスを指定した後、書込み指定信号を
Ｌ（活性）にして、書込みデータ入出力端子21〜24に入
力した状態で列アドレスを指定することにより、データ
入力バッファ10を通してメモリセル14の特定の４ビット
にデータが書き込まれる。
このＮワード×４ビット構成のDRAM ICを用いてバイ
トパリティ付、即ち１バイト（８ビット）毎に１つのパ
リティビットを付けた36ビットデータバスのメモリシス
テムの構成例を第５図に示す。
トパリティ付、即ち１バイト（８ビット）毎に１つのパ
リティビットを付けた36ビットデータバスのメモリシス
テムの構成例を第５図に示す。
従来のＮワード×４ビットのDRAM IC401〜408は４ビ
ット一括での読み書き動作しかできないために、ビット
毎に付加される１ビットのパリティビット用として一世
代前のＮワード×１ビット構成の４ヶのDRAM IC601〜60
4が必要であった。例えば1MビットのDRAM ICに対しては
一世代前の265KビットのDRAM ICが必要である。この図
ではＮワード×４ビットのDRAM IC401〜408を２個で１
バイトを構成し、それにパリティビット用のＮワード×
１ビットのDRAM IC601〜604を１個付加し、１ブロック
のバイトパリティ付の８ビットのDRAM ICシステムを構
成し、それを４ブロック設けている。
ット一括での読み書き動作しかできないために、ビット
毎に付加される１ビットのパリティビット用として一世
代前のＮワード×１ビット構成の４ヶのDRAM IC601〜60
4が必要であった。例えば1MビットのDRAM ICに対しては
一世代前の265KビットのDRAM ICが必要である。この図
ではＮワード×４ビットのDRAM IC401〜408を２個で１
バイトを構成し、それにパリティビット用のＮワード×
１ビットのDRAM IC601〜604を１個付加し、１ブロック
のバイトパリティ付の８ビットのDRAM ICシステムを構
成し、それを４ブロック設けている。
各DRAM IC401〜408,601〜604のアドレス信号入力端子
11〜1nにはアドレス入力端子21からアドレス信号が与え
られる。またブロック毎の選択が可能なように２種の行
及び列アドレスストローブ信号▲▼，▲
▼及び▲▼，▲▼が行アドレススト
ローブ信号入力端子231,232及び列アドレス信号入力端
子241,242から与えられ、それらの組合わせによりブロ
ックの選択が可能である。選択されたブロックのデータ
の入出力はデータ入出力端子221〜2236により行われ
る。
11〜1nにはアドレス入力端子21からアドレス信号が与え
られる。またブロック毎の選択が可能なように２種の行
及び列アドレスストローブ信号▲▼，▲
▼及び▲▼，▲▼が行アドレススト
ローブ信号入力端子231,232及び列アドレス信号入力端
子241,242から与えられ、それらの組合わせによりブロ
ックの選択が可能である。選択されたブロックのデータ
の入出力はデータ入出力端子221〜2236により行われ
る。
このように従来のDRAM ICは４ビット一括での読み書
き動作しかできないので、バイトパリティ付メモリシス
テムを構成するためには新旧２世代のDRAM ICを用いな
ければならなかった。新旧２世代のDRAM ICが混在する
システムでは、その動作感度が旧世代のDRAM ICの速度
によって制限され、動作速度が早くなると共に、旧世代
のDRAM ICの入手が困難となり、システム構成に支障を
きたす虞がある。
き動作しかできないので、バイトパリティ付メモリシス
テムを構成するためには新旧２世代のDRAM ICを用いな
ければならなかった。新旧２世代のDRAM ICが混在する
システムでは、その動作感度が旧世代のDRAM ICの速度
によって制限され、動作速度が早くなると共に、旧世代
のDRAM ICの入手が困難となり、システム構成に支障を
きたす虞がある。
本発明は斯かる事情に鑑みなされたものであり、複数
ビットのデータを複数の行及び列アドレスストローブ信
号の組合せにより１ビット単位で読み書きすることによ
り、パリティビット付けメモリシステムを同世代で構成
でき、動作速度を高速化し、入手が容易な半導体記憶装
置を提供することを目的にする。
ビットのデータを複数の行及び列アドレスストローブ信
号の組合せにより１ビット単位で読み書きすることによ
り、パリティビット付けメモリシステムを同世代で構成
でき、動作速度を高速化し、入手が容易な半導体記憶装
置を提供することを目的にする。
本発明に係る半導体記憶装置は、複数の行及び列アド
レスストローブ信号を各別に入力する複数の行及び列ア
ドレスストローブ信号入力端子を設け、それらの信号の
組合わせにより、１ビット単位で読み出し／書き込み動
作を行うようにしたものである。
レスストローブ信号を各別に入力する複数の行及び列ア
ドレスストローブ信号入力端子を設け、それらの信号の
組合わせにより、１ビット単位で読み出し／書き込み動
作を行うようにしたものである。
本発明においては、複数の行及び列アドレスストロー
ブ信号入力端子から複数の行及び列アドレスストローブ
信号が与えられると、それらの組合わせに応じて複数の
ビットの入出力端子を１ビット単位で選択的に読み書き
できるようになしてある。従って恰も×１ビットの半導
体記憶装置の複数ビット分の個数を１個にまとめた如く
の構成となり、これより記憶容量及び動作速度が等しい
同じ世代の半導体記憶装置によりバイトパリティビット
付のメモリシステムが構成できる。
ブ信号入力端子から複数の行及び列アドレスストローブ
信号が与えられると、それらの組合わせに応じて複数の
ビットの入出力端子を１ビット単位で選択的に読み書き
できるようになしてある。従って恰も×１ビットの半導
体記憶装置の複数ビット分の個数を１個にまとめた如く
の構成となり、これより記憶容量及び動作速度が等しい
同じ世代の半導体記憶装置によりバイトパリティビット
付のメモリシステムが構成できる。
［実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述
する。
する。
第１図は本発明に係る半導体記憶装置であるアドレス
多重化方式を用いたDRAM ICの構成を示すブロック図で
ある。図において11〜1nはｎビットのアドレス信号を入
力するアドレス信号入力端子であり、該アドレス信号入
力端子11〜1nはアドレスバッファ７に接続され、入力さ
れたアドレス信号が取込まれる。アドレスバッファ７は
クロック発生回路５にも接続され、そこからの動作クロ
ックによりその入出力が制御される。
多重化方式を用いたDRAM ICの構成を示すブロック図で
ある。図において11〜1nはｎビットのアドレス信号を入
力するアドレス信号入力端子であり、該アドレス信号入
力端子11〜1nはアドレスバッファ７に接続され、入力さ
れたアドレス信号が取込まれる。アドレスバッファ７は
クロック発生回路５にも接続され、そこからの動作クロ
ックによりその入出力が制御される。
また31,32及び41,42は行又は列アドレス信号を読み込
むタイミングを指定する制御信号である２種の行アドレ
スストローブ信号▲▼，▲▼及び２種
の列アドレスストローブ信号▲▼，▲
▼を夫々入力する行及び列アドレスストローブ信号入力
端子であり、クロック発生回路５に接続されている。
むタイミングを指定する制御信号である２種の行アドレ
スストローブ信号▲▼，▲▼及び２種
の列アドレスストローブ信号▲▼，▲
▼を夫々入力する行及び列アドレスストローブ信号入力
端子であり、クロック発生回路５に接続されている。
クロック発生回路５は行及び列アドレスストローブ信
号▲▼，▲▼及び▲▼，▲
▼に応じてDRAM IC内部の動作クロックを生成す
る。クロック発生回路５はアドレスバッファ７、行デコ
ーダ８、列デコーダ９、センスアンプ13並びにデータ出
力バッファ11に接続され、動作クロックを供給する。ま
たクロック発生回路５は入出力バッファコントロール回
路17の一入力端子に接続され、行及び列アドレスストロ
ーブ信号▲▼，▲▼及び▲
▼，▲▼に応じて夫々活性化する４種のバッフ
ァ選択信号DB1〜DB4を入出力バッファコントロール回路
17に与える。また入出力バッファコントロール回路17の
他入力端子は書込み指定信号を入力する書込指定入力
端子６に接続されている。入出力バッファコントロール
回路17の出力端子は４ビットの幅があり、データ入力バ
ッファ10及びデータ出力バッファ11に接続され、各バッ
ファ10,11にバッファ制御信号DBSを与える。バッファ制
御信号DBSはデータ入出力バッファ10,11のビット幅に応
じた４ビットの信号であり、夫々２種の行及び列アドレ
スストローブ信号▲▼，▲▼及び▲
▼，▲▼の組合せに応じて各ビットが活
性又は非活性に変化し、データ入力バッファ10又はデー
タ出力バッファ11を制御し、活性化したビットを選択す
るようにする。
号▲▼，▲▼及び▲▼，▲
▼に応じてDRAM IC内部の動作クロックを生成す
る。クロック発生回路５はアドレスバッファ７、行デコ
ーダ８、列デコーダ９、センスアンプ13並びにデータ出
力バッファ11に接続され、動作クロックを供給する。ま
たクロック発生回路５は入出力バッファコントロール回
路17の一入力端子に接続され、行及び列アドレスストロ
ーブ信号▲▼，▲▼及び▲
▼，▲▼に応じて夫々活性化する４種のバッフ
ァ選択信号DB1〜DB4を入出力バッファコントロール回路
17に与える。また入出力バッファコントロール回路17の
他入力端子は書込み指定信号を入力する書込指定入力
端子６に接続されている。入出力バッファコントロール
回路17の出力端子は４ビットの幅があり、データ入力バ
ッファ10及びデータ出力バッファ11に接続され、各バッ
ファ10,11にバッファ制御信号DBSを与える。バッファ制
御信号DBSはデータ入出力バッファ10,11のビット幅に応
じた４ビットの信号であり、夫々２種の行及び列アドレ
スストローブ信号▲▼，▲▼及び▲
▼，▲▼の組合せに応じて各ビットが活
性又は非活性に変化し、データ入力バッファ10又はデー
タ出力バッファ11を制御し、活性化したビットを選択す
るようにする。
データ入力バッファ10及びデータ出力バッファ11は４
ビットのデータ入出力端子21〜24に接続され、バッファ
制御信号DBSに応じたビットの該端子21〜24とデータを
入出力する。
ビットのデータ入出力端子21〜24に接続され、バッファ
制御信号DBSに応じたビットの該端子21〜24とデータを
入出力する。
またデータ出力バッファ11は出力イネーブル端子12に
接続され、そこから出力イネーブル信号▲▼が与え
られる。データ入力バッファ10はバッファ制御信号DBS
のＨ（活性）のビットのデータ入出力端子21〜24からの
データを取込み、データ出力バッファ11は＝Ｌ（活
性）のとき、DBSがＨ（活性）のビットのデータをデー
タ入出力端子21〜24に出力する。
接続され、そこから出力イネーブル信号▲▼が与え
られる。データ入力バッファ10はバッファ制御信号DBS
のＨ（活性）のビットのデータ入出力端子21〜24からの
データを取込み、データ出力バッファ11は＝Ｌ（活
性）のとき、DBSがＨ（活性）のビットのデータをデー
タ入出力端子21〜24に出力する。
一方、行デコーダ８及び列デコーダ９はアドレスバッ
ファ７に接続され、そこからのアドレス信号をデコード
し、メモリセル14上のセルの行及び列を選択する。メモ
リセルは2n行×2n列のセルを有し、各セルは４ビット構
成となっている。また列デコーダ９は行デコーダ８で選
択された行のデコードされた列を選択し、そのビットに
つながるセンスアンプ13を各バッファ10,11に接続す
る。
ファ７に接続され、そこからのアドレス信号をデコード
し、メモリセル14上のセルの行及び列を選択する。メモ
リセルは2n行×2n列のセルを有し、各セルは４ビット構
成となっている。また列デコーダ９は行デコーダ８で選
択された行のデコードされた列を選択し、そのビットに
つながるセンスアンプ13を各バッファ10,11に接続す
る。
またDRAM ICには、電源入力端子15から電源電圧V
CC（例えば5V）が、また電源入力端子16から基準電圧V
SS（例えば0V）が夫々与えられている。
CC（例えば5V）が、また電源入力端子16から基準電圧V
SS（例えば0V）が夫々与えられている。
次にこのように構成された本発明のDRAM ICの読み出
し／書き込み動作について説明する。
し／書き込み動作について説明する。
第２図は本発明に係るＮワード×４ビット構成のDRAM
ICの読み出し／書き込み動作に対する入出力条件を一
覧表示した図である。図に示すように夫々２つの行及び
列アドレスストローブ信号▲▼，▲▼
及び▲▼，▲▼の活性，非活性の組合
せにより、４ビットのデータ入出力端子21〜24を１ビッ
ト単位で読み出し、又は書き込み動作を行うことが可能
になる。例えばデータ入出力端子21からデータを読み出
す場合、アドレス入力端子11〜1nに行アドレス信号を入
力した状態で行アドレスストローブ信号▲▼を
活性にし、次に列アドレス信号を入力し、列アドレスを
指定した状態で列アドレスストローブ信号▲▼
を活性にして出力イネーブル信号▲▼を活性する
と、データ出力バッファ11からデータ入出力端子21に読
み出しデータQ1が出力される。このとき、▲▼
及び▲▼が非活性であれば、他のデータ入出力
端子22〜24はすべて開放状態となり、読み出しデータQ2
〜Q4は出力されない。
ICの読み出し／書き込み動作に対する入出力条件を一
覧表示した図である。図に示すように夫々２つの行及び
列アドレスストローブ信号▲▼，▲▼
及び▲▼，▲▼の活性，非活性の組合
せにより、４ビットのデータ入出力端子21〜24を１ビッ
ト単位で読み出し、又は書き込み動作を行うことが可能
になる。例えばデータ入出力端子21からデータを読み出
す場合、アドレス入力端子11〜1nに行アドレス信号を入
力した状態で行アドレスストローブ信号▲▼を
活性にし、次に列アドレス信号を入力し、列アドレスを
指定した状態で列アドレスストローブ信号▲▼
を活性にして出力イネーブル信号▲▼を活性する
と、データ出力バッファ11からデータ入出力端子21に読
み出しデータQ1が出力される。このとき、▲▼
及び▲▼が非活性であれば、他のデータ入出力
端子22〜24はすべて開放状態となり、読み出しデータQ2
〜Q4は出力されない。
また、これら行及び列アドレスストローブ信号▲
▼，▲▼及び▲▼，▲▼
によるデータ入出力端子21〜24の指定は、夫々独立であ
るため、▲▼，▲▼を同時に活性し、
▲▼を活性すれば、データ入出力端子21,23の
２ビットを同時に読み出し／書き込みが可能であり、ま
た▲▼，▲▼及び▲▼，▲
▼を夫々同時に活性にすれば、従来のＮワード×
４ビット構成のDRAM ICと同時に４ビット一括してのデ
ータの読み出し／書き込み動作が可能である。
▼，▲▼及び▲▼，▲▼
によるデータ入出力端子21〜24の指定は、夫々独立であ
るため、▲▼，▲▼を同時に活性し、
▲▼を活性すれば、データ入出力端子21,23の
２ビットを同時に読み出し／書き込みが可能であり、ま
た▲▼，▲▼及び▲▼，▲
▼を夫々同時に活性にすれば、従来のＮワード×
４ビット構成のDRAM ICと同時に４ビット一括してのデ
ータの読み出し／書き込み動作が可能である。
次に本発明のDRAM ICを用いてバイトパリティ付の36
ビットデータのメモリシステムについて説明する。第３
図はバイトパリティ付の36ビットデータのメモリシステ
ムの構成を示すブロック図である。この構成は第４図に
示すＮワード×４ビットの８ヶの従来のDRAM IC401〜40
8と、第１図に示す本発明のＮワード×４ビットのDRAM
IC50を１ヶとを用い、本発明のDRAM IC50を従来のDRAM
IC404と405との間に挟んだ構造となっている。図におい
て21は全DRAM IC401〜408,50の各アドレス信号入力端子
11〜1nに並列接続されるｎビットのアドレス信号入力端
子であり、221〜2236は各DRAM IC401〜408,50のデータ
入出力端子21〜24に接続された36ビットのデータ入出力
端子である。本発明のDRAM IC 50の４ビットのデータ入
出力端子21〜24は229,2218,2227,2236の４本のデータ入
出力端子に接続され、従来のDRAM IC 401〜408の８ビッ
トのデータに対するパリティビットとして用いられる。
また231及び232は夫々下位の18ビット221〜2218及び上
位の18ビット2219〜2236を有効とする行アドレスストロ
ーブ信号▲▼及び▲▼を入力する行ア
ドレスストローブ信号入力端子である。
ビットデータのメモリシステムについて説明する。第３
図はバイトパリティ付の36ビットデータのメモリシステ
ムの構成を示すブロック図である。この構成は第４図に
示すＮワード×４ビットの８ヶの従来のDRAM IC401〜40
8と、第１図に示す本発明のＮワード×４ビットのDRAM
IC50を１ヶとを用い、本発明のDRAM IC50を従来のDRAM
IC404と405との間に挟んだ構造となっている。図におい
て21は全DRAM IC401〜408,50の各アドレス信号入力端子
11〜1nに並列接続されるｎビットのアドレス信号入力端
子であり、221〜2236は各DRAM IC401〜408,50のデータ
入出力端子21〜24に接続された36ビットのデータ入出力
端子である。本発明のDRAM IC 50の４ビットのデータ入
出力端子21〜24は229,2218,2227,2236の４本のデータ入
出力端子に接続され、従来のDRAM IC 401〜408の８ビッ
トのデータに対するパリティビットとして用いられる。
また231及び232は夫々下位の18ビット221〜2218及び上
位の18ビット2219〜2236を有効とする行アドレスストロ
ーブ信号▲▼及び▲▼を入力する行ア
ドレスストローブ信号入力端子である。
端子231はDRAM IC401〜404の行アドレスストローブ信
号入力端子３及びDRAM IC 50の行アドレスストローブ信
号入力端子31に夫々接続され、端子232はDRAM IC405〜4
08の行アドレスストローブ信号端子３及びDRAM IC 50の
行アドレスストローブ信号入力端子32に夫々接続されて
いる。
号入力端子３及びDRAM IC 50の行アドレスストローブ信
号入力端子31に夫々接続され、端子232はDRAM IC405〜4
08の行アドレスストローブ信号端子３及びDRAM IC 50の
行アドレスストローブ信号入力端子32に夫々接続されて
いる。
241はデータ入出力端子221〜229及び2219〜2227の18
ビットを有効とする列アドレスストローブ信号▲
▼を入力する列アドレスストローブ信号入力端子であ
り、DRAM IC 401,402,405,406の列アドレスストローブ
信号入力端子４及びDRAM IC50の列アドレスストローブ
信号入力端子41に夫々接続されている。また242はデー
タ入出力端子2210〜2218及び2228〜2236の18ビットを有
効とする列アドレスストローブ信号▲▼を入力
する列アドレスストローブ信号入力端子であり、DRAM I
C 403,404,407,408の列アドレスストローブ信号入力端
子４及びDRAM IC 50の列アドレスストローブ信号入力端
子42に夫々接続されている。
ビットを有効とする列アドレスストローブ信号▲
▼を入力する列アドレスストローブ信号入力端子であ
り、DRAM IC 401,402,405,406の列アドレスストローブ
信号入力端子４及びDRAM IC50の列アドレスストローブ
信号入力端子41に夫々接続されている。また242はデー
タ入出力端子2210〜2218及び2228〜2236の18ビットを有
効とする列アドレスストローブ信号▲▼を入力
する列アドレスストローブ信号入力端子であり、DRAM I
C 403,404,407,408の列アドレスストローブ信号入力端
子４及びDRAM IC 50の列アドレスストローブ信号入力端
子42に夫々接続されている。
また書込指定信号が入力される書込指定入力端子26
は各DRAM IC401〜408,50の書込指定入力端子６に接続さ
れている。さらに各DRAM IC401〜408,50の出力イネーブ
ル信号入力端子12,12…は接地され常に活性となってい
る。
は各DRAM IC401〜408,50の書込指定入力端子６に接続さ
れている。さらに各DRAM IC401〜408,50の出力イネーブ
ル信号入力端子12,12…は接地され常に活性となってい
る。
従って行及び列アドレスストローブ信号▲
▼，▲▼及び▲▼，▲▼の組
合わせにより１バイト単位のブロックを選択し、選択さ
れたブロックにパリティビットを付加したデータの入出
力が可能となる。
▼，▲▼及び▲▼，▲▼の組
合わせにより１バイト単位のブロックを選択し、選択さ
れたブロックにパリティビットを付加したデータの入出
力が可能となる。
例えば▲▼，▲▼及び出力イネーブ
ル信号▲▼を活性にするとともにDRAM IC 50のデー
タQ1が出力されると共に、DRAM IC401〜402の下位ブロ
ックが選択され、DRAM IC401〜402の８ビットのデータ
にDRAM IC 50のデータQ1がパリティビットとして付加さ
れ、データ入出力端子21〜29から出力される。
ル信号▲▼を活性にするとともにDRAM IC 50のデー
タQ1が出力されると共に、DRAM IC401〜402の下位ブロ
ックが選択され、DRAM IC401〜402の８ビットのデータ
にDRAM IC 50のデータQ1がパリティビットとして付加さ
れ、データ入出力端子21〜29から出力される。
また▲▼，▲▼を同時に活性にし、
▲▼を活性にすればDRAM IC 50のデータQ1,Q3
がデータ入出力端子229,2227から出力されると共にDRAM
IC401,402及び405,406が選択され、DRAM IC401,402の
８ビットのデータにDRAM IC 50のデータQ1がパリティビ
ットとして付加され、同様にDRAM IC40405,406の８ビッ
トのデータにDRAM IC 50のデータQ3がパリティビットと
して付加され、16ビット＋２ビットの18ビットのデータ
が出力される。
▲▼を活性にすればDRAM IC 50のデータQ1,Q3
がデータ入出力端子229,2227から出力されると共にDRAM
IC401,402及び405,406が選択され、DRAM IC401,402の
８ビットのデータにDRAM IC 50のデータQ1がパリティビ
ットとして付加され、同様にDRAM IC40405,406の８ビッ
トのデータにDRAM IC 50のデータQ3がパリティビットと
して付加され、16ビット＋２ビットの18ビットのデータ
が出力される。
なお以上の実施例では、行及び列アドレスストローブ
信号入力端子を夫々２本ずつ有するＮワード×４ビット
構成のDRAM ICの場合について説明したが、行及び列ア
ドレスストローブ信号入力端子は４本及び１本、１本及
び４本としてもよいことは言うまでもない。
信号入力端子を夫々２本ずつ有するＮワード×４ビット
構成のDRAM ICの場合について説明したが、行及び列ア
ドレスストローブ信号入力端子は４本及び１本、１本及
び４本としてもよいことは言うまでもない。
以上説明したとおり、本発明によれば複数のデータ入
出力端子を有する半導体記憶装置において、行及び列ア
ドレスストローブ信号入力端子を複数本設け、それらに
入力された信号の組合わせにより、１ビット単位での読
み出し／書き込み動作を可能にしたので、バイトパリテ
ィ付のメモリシステムを１ビット構成の旧世代のものを
用いいることなく同世代の半導体記憶装置で構成でき、
動作速度の制限が解消すると共に入手性が容易になる等
優れた効果を奏する。
出力端子を有する半導体記憶装置において、行及び列ア
ドレスストローブ信号入力端子を複数本設け、それらに
入力された信号の組合わせにより、１ビット単位での読
み出し／書き込み動作を可能にしたので、バイトパリテ
ィ付のメモリシステムを１ビット構成の旧世代のものを
用いいることなく同世代の半導体記憶装置で構成でき、
動作速度の制限が解消すると共に入手性が容易になる等
優れた効果を奏する。
第１図は本発明に係る半導体記憶装置であるＮワード×
４ビットのDRAM ICの構成を示すブロック図、第２図は
本発明のDRAM ICの入出力条件を一覧表示した図、第３
図は本発明のDRAM ICを用いたバイトパリティ付の36ビ
ットのメモリシステムの構成例を示すブロック図、第４
図は従来のＮワード×４ビットのDRAM ICの構成を示す
ブロック図、第５図は従来のDRAM ICを用いたバイトパ
リティ付の36ビットのメモリシステムの構成を示すブロ
ック図である。 11〜1n……アドレス信号入力端子 21〜24……データ入出力端子 31,32……行アドレスストローブ信号入力端子 41,42……列アドレスストローブ信号入力端子 ５……クロック発生回路、10……データ入力バッファ、 11……データ出力バッファ、17……入出力バッファコン
トロール回路 なお、図中、同一符号は同一、又は相当部分を示す。
４ビットのDRAM ICの構成を示すブロック図、第２図は
本発明のDRAM ICの入出力条件を一覧表示した図、第３
図は本発明のDRAM ICを用いたバイトパリティ付の36ビ
ットのメモリシステムの構成例を示すブロック図、第４
図は従来のＮワード×４ビットのDRAM ICの構成を示す
ブロック図、第５図は従来のDRAM ICを用いたバイトパ
リティ付の36ビットのメモリシステムの構成を示すブロ
ック図である。 11〜1n……アドレス信号入力端子 21〜24……データ入出力端子 31,32……行アドレスストローブ信号入力端子 41,42……列アドレスストローブ信号入力端子 ５……クロック発生回路、10……データ入力バッファ、 11……データ出力バッファ、17……入出力バッファコン
トロール回路 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−205682（ＪＰ，Ａ) 特開 昭61−183757（ＪＰ，Ａ) 特開 平２−67657（ＪＰ，Ａ) 特開 昭62−60193（ＪＰ，Ａ) 岡田芳夫他，”高速ＩＭビット ＣＭ ＯＳ ダイナミックＲＡＭ”，東芝レビ ュー，昭和63年１月１日，43巻１号, ｐ．33−36 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 320 G11C 11/40 - 11/409 G11C 29/00
Claims (1)
- 【請求項１】複数ビットのデータ入出力端子を有し、行
及び列アドレスストローブ信号によりアドレス信号を読
み込むタイミングを指定するアドレス多重化方式を用い
た半導体記憶装置において、 複数の行アドレスストローブ信号及び複数の列アドレス
ストローブ信号を各別に入力する複数の行及び列アドレ
スストローブ信号入力端子と、 入力された複数の行及び列アドレスストローブ信号の組
合せにより、１ビット単位で選択的に前記データ入出力
端子を通じて読み出し／書き込み動作を行う手段とを備
えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02244521A JP3103934B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02244521A JP3103934B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123384A JPH04123384A (ja) | 1992-04-23 |
| JP3103934B2 true JP3103934B2 (ja) | 2000-10-30 |
Family
ID=17119924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02244521A Expired - Fee Related JP3103934B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103934B2 (ja) |
-
1990
- 1990-09-14 JP JP02244521A patent/JP3103934B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 岡田芳夫他，"高速ＩＭビット ＣＭＯＳ ダイナミックＲＡＭ"，東芝レビュー，昭和６３年１月１日，４３巻１号，ｐ．３３−３６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04123384A (ja) | 1992-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |