JPH0429158B2

JPH0429158B2 -

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Publication number: JPH0429158B2
Application number: JP57131976A
Authority: JP
Priority date: 1982-07-30
Filing date: 1982-07-30
Publication date: 1992-05-18
Also published as: JPS5924492A

Description

【発明の詳細な説明】この発明は、半導体集積回路における記憶装置
に関し、特に論理VLSI（超大規模集積回路）のチ
ツプ内に形成されるのに適した半導体記憶装置に
関する。

ゲート数が１万個を超えるような論理VLSIに
おいては、第１図に示すように、半導体チツプ１
上の一部に、１個あるいは複数個のRAM（ラン
ダム・アクセス・メモリ）２ａ，２ｂやROM
（リード・オンリ・メモリ）のような記憶装置
（以下オンチツプRAMあるいはオンチツプメモ
リと称する）を設ける場合がある。このような記
憶装置及び処理回路３などは、周知の半導体集積
回路技術により、１つの半導体チツプ上に形成さ
れる。処理回路３は、このオンチツプRAMを、
例えばレジスタとして使う。また、処理回路３
は、その構成によつて、同一チツプ上に色々の種
類のレジスタを必要とする場合がある。このた
め、オンチツプRAMとしては、ビツト数が同一
であつてもワード数の異なるRAMが同一チツプ
上に要求されることがある。すなわち、１ワード
を構成するビツト数が同じで、ワード数が異なる
RAMが同一チツプ上に要求されることがある。

また、新たに論理LSI（いわゆるカスタムLSI）
を開発する場合にも、以前に設計したLSIに使用
されているRAMと、ビツト数やワード数が異な
るものが必要とされることがある。

このように、ビツト数やワード数の異なるメモ
リを設計する場合、従来のメモリ構成方法では、
メモリごとにそれぞれ別個に設計しなければない
ため、多くの人手と時間を要していた。

この際、ワード数が同一でビツト数が異なるメ
モリ同士では、メモリセルアレイを構成するメモ
リセルの数は異なつても、メモリセルアレイの周
辺のデコーダ、アドレスバツフア、入出力回路等
は全く同じ構成のものを使用して回路を構成する
ことができる。そのため、ビツト数の異なるメモ
リの設計は、比較的容易に行なえる。

ところが、メモリのワード数を変えるには、テ
コーダやアドレスバツフアの構成を変える必要が
あるため、設計が面倒となつていた。しかも、論
理LSIのオンチツプメモリは、ワンチツプの
RAMやROMのような汎用性がないので、経費
や開発期間等の面から多くの人手や時間をかけて
設計することができない。

この発明はこのような背景の下になされたもの
で、その目的は、デコーダやアドレスバツフアの
基本的構成を全く変えることなく、ワード数の異
なるオンチツプメモリを構成することができる半
導体記憶装置の構成方法を提供することにある。

この発明の他の目的は、以下に述べる説明及び
図面から明確になるであろう。

以下図面を利用して本発明を説明する。

先ず内容を分かり易くするために、８ワード構
成のRAMに基づいてワード数がその半分である
４ワードのRAMを設計する場合を示して、本発
明の基本的な考え方を説明する。

第２図は８ワード構成のRAMのワード線駆動
部の回路を示す。図において、ADB₁〜ADB₃は、
それぞれワード線選択用のアドレスバツフアを構
成する単位アドレスバツフア、DEC₀〜DEC₇はそ
れぞれデコーダを構成する単位デコーダ、W₀〜
W₇はワード線である。

アドレスバツフアを構成する上記単位アドレス
バツフアADB₁〜ADB₃は、特に制限されないが、
それぞれ２段のインバータ１ａ，１ｂからなり、
前段および後段のインバータ１ａ，１ｂの出力端
子からそれぞれ出力信号が取り出されている。こ
れによつて、入力アドレス信号A₀〜A₂と同相の
出力信号a₀〜a₂およびアドレス信号A₀〜A₂と逆
相の出力信号₀〜₂が、アドレスバツフア（単位
アドレスバツフアADB₁〜ADB₃）から出力され
るようにされている。

上記アドレスバツフア（単位アドレスバツフア
ADB₁〜ADB₃）の出力信号a₀〜a₂および₀〜₂
は、３ビツトのアドレス信号A₀〜A₂の組合せ数
“８”に対応して設けられた８個の３入力AND回
路からなる単位デコーダDEC₀〜DEC₇に入力され
ている。そして、第２図の各ワード線W₀〜W₇に
それぞれ付記されたアドレス信号の各組合せ（た
だし、A₀側を下位ビツトとする）のときにのみ
そのAND回路（単位デコーダ）の出力がハイレ
ベルにされることによつて、アドレス信号A₀〜
A₂に対応する一つのワード線が選択されるよう
にされている。

第２図には示されていないが、各ワード線W₀
〜W₇には、それぞれ例えば32個のメモリセルが
接続されており、デコーダ（単位デコーダDEC₀
〜DEC₇）によつて、ワード線W₀〜W₇のうち一
本が選択レベルにされると、そのワード線に接続
されている32個のメモリセルから、同時に32ビツ
トのデータが１ワードとして読み出されるように
されている。すなわち、この実施例では、１ワー
ドが32ビツトで構成されている。

次に、このように構成された８ワード構成の
RAMを基本にして４ワード構成（ただしビツト
数は同じ）のRAMを構成する方法を説明する。
この場合、例えばアドレスバツフア（単位アドレ
スバツフアADB₁〜ADB₃）の近傍の半導体チツ
プ上に形成されている電源ラインL₁（V_SSレベル）
とL₂（V_DDレベルのうち、一方の電源ラインL₁に
対して単位アドレスバツフアADB₃の入力ライン
l₃を接続させる。つまり、第２図中破線イで示さ
れるラインL₁とl₃の交点にて、両者を電気的に接
続させる。

すると、単位アドレスバツフアADB₃の入力は
常にロウレベル（V_SS）に固定される。これによ
つて、単位アドレスバツフアADB₃の出力信号₂
とa₂は、それぞれハイレベル（V_DD）とロウレベ
ル（V_SS）に固定される。

その結果、単位アドレスバツフアADB₃の出力
信号a₂が供給されている単位デコーダ（DEC₄〜
DEC₇）の入力信号は、そのうち一つが常にロウ
レベルにされる。そのため、アドレス信号A₀と
A₁に対応する他のバツフア出力a₀〜a₁（₀，₁）
のいかんにかかわらず、AND回路すなわち単位
デコーダDEC₄〜DBC₇の出力はロウレベルにさ
れて、鎖線Ｃ−Ｃより下方のワード線W₄〜W₇は
選択されないようになる。

一方、単位アドレスバツフアADB₃の出力信号
a₂が供給されているAND回路（単位デコーダ
DEC₀〜DEC₃）は、信号₂が常にハイレベルにさ
れているため、他の単位アドレスバツフアADB₁
とADB₂の出力信号a₀，₀，a₁，₁に応じて、い
ずれか一つの出力がハイレベルにされて、ワード
線W₀〜W₃のうち一本が選択レベルにされる。

このように、単位アドレスバツフアADB₃の入
力をロウレベルにすることによつて、ワード線
W₀〜W₇のうち半分すなわち鎖線Ｃ−Ｃより下側
のメモリセルが選択されないようにすることがで
きる。

従つて、４ワード構成のRAMを設計する場合
に、８ワード構成のRAMをそのまま使うことが
でき、このような構成方法をとることにより、設
計に伴なう人手と時間を減少させることができ
る。

しかも、単位アドレスバツフアADB₃の入力を
固定することにより選択されなくなつたワード線
W₄〜W₇およびそのメモリセルアレイと、そのワ
ード線駆動用の単位デコーダDEC₄〜DEC₇を回路
から削つてしまい、その空隙に他の周辺回路を詰
めてやれば、オンチツプメモリの実装面積を減少
させることができる。このようなレイアウトの変
更は極めて容易に行なうことができる。

なお、選択されなくなつて不用となつたメモリ
セルアレイは、これをそのままチツプ上に形成し
て使わずに残しておくようにしてもよい。

また、上記実施例では、単位アドレスバツフア
ADB₃の入力をロウレベルに固定したものについ
て説明したが、単位アドレスバツフアADB₃の入
力ラインl₃を電源ラインL₂（V_DD）に接続して、入
力をハイレベルに固定するようにしてもよい。こ
の場合には、第２図の鎖線Ｃ−Ｃ線よりも上側の
ワード線W₀〜W₃およびこれに接続されているメ
モリセルがこれによつて選択されなくなる。従つ
て、下側半分のメモリセルアレイのみを使つてデ
ータの入出力を行ない、上側半分のメモリセルア
レイとその単位デコーダDEC₀〜DEC₃を削つて、
回路全体の面積を縮小させることができる。上述
のようにワード線等を削除した場合、単位アドレ
スバツフアABD₃の入力が固定されているため、
必要なアドレスデコーダDEC₀〜DEC₃の入力とし
てアドレスバツフアADB₃から固定された情報を
供給することができ、上記アドレスデコーダの誤
動作を防止することができる。また、アドレスデ
コーダDEC₀〜DEC₃の入力を固定し、アドレスバ
ツフアABD₃までをも削除することも考えられる
が、その場合アドレスバツフアABD₃を削除した
ことに伴うレイアウト変更等の設計工程が増加す
ることとなる。そのため、アドレスバツフア
ABD₃を削除しないことにより設計工程の増加を
防止できる。また、半導体メモリにおいては、デ
コーダとメモリセルの占有面積が比較的大きいの
で、多少不要な単位アドレスバツフアが残つても
記憶装置全体の面積としては、個別設計したもの
とあまり変わらない大きさにすることができる。

さらに、単位アドレスバツフアADB₃の入力レ
ベルを固定するのではなく、他の部位例えば単位
アドレスバツフアADB₃のインバータ１ａと１ｂ
との接続ノードn₃のレベルをハイレベルに固定す
るようにしてもよい。この場合には、アドレスバ
ツフアADB₃の出力信号₂がハイレベルに、また
a₂がロウレベルに固定されるため、第２図の下側
半分のワード線W₄〜W₇が選択されなくなる。

また、アドレスバツフアADB₃ではなく、他の
アドレスバツフアADB₁またはADB₂において、
入力やノードn₁，n₂のレベルを固定することによ
つて、ワード線のうち半分が選択されなくなるよ
うにすることも可能である。

ただし、この場合には固定したビツトよりも上
位のアドレスビツト名を変更する必要がある。例
えばアドレスバツフアADB₁にてアドレスA₀を固
定した場合には、A₁をA₀に、またA₂をA₁に変更
する。

上記実施例では、比較的回路構成の簡単な８ワ
ードのRAMに基づいて４ワードのRAMを構成
する方法を説明したが、この発明は回路構成が更
に複雑になるもつとワード数の大きなRAMを構
成する場合に適用されるとその効果が大きい。

そこで、次に例えば64ワード×36ビツト構成の
RAMを基本にして、ワード数がその半分である
32ワード×36ビツトのRAMを構成する方法を、
第３図および第４図を用いて説明する。

第３図は本発明を適用する場合において最も適
当であると考えられるパターンに構成された64ワ
ード×36ビツトのオンチツプRAM全体のブロツ
ク図を示す。

図において、MARはメモリセルアレイで、各
メモリセルアレイMARは64個のメモリセルが横
一列に配設されてなり、各行のメモリセルは一つ
のビツト線に共通に接続されている。また、各ビ
ツト線には、センスアンプや出力バツフア等を含
む入出力回路Ｉ／Ｏが接続されている。各入出力
回路Ｉ／Ｏは、特に制限されないが一行おきにメ
モリセルアレイMARの左または右に配置されて
いる。

そして、この実施例では、上記メモリアレイ
MARが、デコーダ回路DECの上下にそれぞれ18
個づつ計36個並べて配設されており、各メモリセ
ルアレイMARのメモリセルは、それぞれ64本の
ワード線を介してデコーダ回路DEC内の各単位
デコーダに接続され、64ワード×36ビツトの
RAMが構成されている。

64本のワード線から一本を選択して駆動するデ
コーダ回路DECは、特に制限されないが、第２
図の回路と同一設計思想により、例えば６入力
AND回路からなる単位デコーダを64個を並べる
ことによつて構成することができる。

上記デコーダ回路DECの両側（左右）には、
アドレスバツフア回路４ａ，４ｂが配置され、こ
のアドレスバツフア回路４ａ，４ｂには合わせて
６ビツトのアドレス信号A₀〜A₅が入力されてい
る。

更に、特に制限されないが、上記入出力回路
Ｉ／Ｏの上下にはそれぞれリード／ライトコント
ロール回路５ａ〜５ｄが設けられており、このラ
イトコンロール回路５ａ〜５ｄによつて、バイト
単位でメモリセルアレイMARへのデータの書込
みが行なえるようにされている。

上記64ワード構成のRAMに基づいて、ビツト
数が同一（36ビツト）でワード数が半分の32ワー
ドのRAMを構成するには、次のようにして実行
する。

先ず、各メモリセルアレイMAR（一行）を構
成するメモリセルの数を第３図の回路の半分（32
個）に減らし、かつデコーダ回路DEC内の単位
デコーダ（実施例では６入力AND回路）の数も
半分にして、回路全体を第４図のように左右方向
から中央に向かつて詰めるようにする。この場
合、他の入出力回路Ｉ／Ｏ、アドレスバツフア４
ａ，４ｂおよびリード／ライトコントロール回路
５ａ〜５ｄは、第３図のものと全く同一構成する
ことができる。

次に、上記アドレスバツフア回路４ａ，４ｂ内
の単位アドレスバツフアの入力あるいは内部の適
当なノードを、第２図の実施例と同様の方法によ
り、ハイレベルまたはロウレベルに固定して、削
除されたワード線が選択されないようにする。

なお、64ワードRAMから32ワードRAMを構
成するもつと簡単な方法としては、上記第３図の
回路をそのまま用いて、アドレスバツフア回路４
ａ，４ｂ内のいずれか一つのバツフアの入力をハ
イレベルまたはロウレベルに固定して、メモリセ
ルアレイMAR内の半分のメモリセル（ワード
線）が選択されないようにする方法もある。

第３図および第４図の実施例の回路では、メモ
リセルアレイMARとその入出力回路Ｉ／Ｏから
なる機能ブロツクを、図において上下方向に適当
な数だけ積み重ねてワード線を延長させてやるこ
とにより、容易にそのビツト数を増加させること
ができる。また、メモリセルアレイMARを削る
ことによりビツト数を減らすことも容易に行なえ
る。

この場合、常にワード線の駆動能力を充分なも
のにするためには、必要とされる最も構成の大き
なメモリを想定して、デコーダDECの駆動能力
を設計しておくのが良い。このようにすることに
より、常に動作速度を低下させることなく、ビツ
ト数の増減が図れる。

更に、上記64ワードのRAMに基づいて４分の
１の16ワードのRAMを構成する場合には、各メ
モリセルアレイMARのワード数およびデコーダ
DECの数を４分の１に減らして回路を詰めてや
るとともに、このようにして削除されたワード線
が選択されないように、アドレスバツフア回路４
ａ，４ｂ内の２つの単位アドレスバツフアの入力
レベル等を固定してやればよい。

同様にして2ⁿワードのRAMに基づいて2^m分の
１（ｎ＞ｍ）のワード数のRAMを構成すること
ができる。

前記実施例では、各メモリセルアレイMARが
一行に構成されたものを説明したが、各メモリセ
ルアレイMARをｘ行（64×ｘのマトリツクス）
となるように構成し、かつ各メモリセルアレイご
とに、つまり各ビツト単位で行アドレスデコーダ
を設け、前記（列）デコーダDECと新たな行ア
ドレスデコーダによつて選択される各メモリセル
アレイ当り一つのビツトのデータが並列に読み出
されるようにされたメモリ装置にも適用できるも
のである。

この発明は前記実施例に限定されない。例え
ば、単位デコーダ回路は、NAND回路によつて
構成してもよい。

更に、この発明はRAM（ランダム・アクセ
ス・メモリ）のみでなくROM（リード・オン・
メモリ）にも容易に適用できるものである。

以上説明したように、この発明によれば、基本
となる大きさ（ワード数×ビツト数）のメモリ装
置を一つ設計してやれば、基本メモリ装置に基づ
いてそのワード数が２のｎ乗分の１の大きさを有
するメモリ装置を、基本メモリ装置の性能を落と
すことなく、容易に構成することができる。その
ため、特にワード数の異なるオンチツプメモリが
必要とされる論理LSIを開発する場合に、開発に
要する人手と期間が大幅に縮減されるという効果
がある。

【図面の簡単な説明】

第１図は本発明方法が適用される論理LSIの概
略構成図、第２図は本発明方法が適用された
RAMのワード線駆動部の構成の一例を示す回路
図、第３図および第４図は本発明方法の一実施例
を説明するための半導体記憶装置の概略構成図で
ある。１……半導体チツプ、２ａ，２ｂ……オンチツ
プメモリ、ADB……アドレスバツフア、DEC…
…デコーダ、Ｗ……ワード線、MAR……メモリ
セルアレイ。

Claims

【特許請求の範囲】１論理LSIが形成される半導体チツプ上の一部
に形成される半導体記憶装置において、該半導体記憶装置は、2ⁿのワード数を有するメ
モリセルアレイと、該メモリセルアレイのワード
線を駆動するのに必要な数の単位アドレスデコー
ダと、アドレスバツフアとを有し、該アドレスバツフアは、上記2ⁿのワード数を得
るために必要なｎ個の入力アドレス信号に対応す
るｎ個の単位アドレスバツフアよりも多い数のｍ
個（ｍ＞ｎ）を有するとともに、上記必要な数の単位アドレスデコーダは、すべ
てのｍ個の単位アドレスバツフアからの出力信号
を、2^mのワード数が存在している場合に必要な数
の単位アドレスデコーダのときと同様の配線を介
して入力されるように、ｍ個の単位アドレスバツ
フアに接続し、上記ｎ個の入力アドレス信号に対応しない（ｍ
−ｎ）個の単位アドレスバツフアの入力または出
力をロウレベルまたはハイレベルに固定して、上
記メモリセルアレイのワード線を駆動するのに必
要な数の単位アドレスデコーダが、上記メモリア
レイのワード線の一本を選択することを特徴とす
る半導体記憶装置。