KR102324988B1 - 메모리 장치의 어레이 에지 리피터 - Google Patents
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Abstract
메모리 장치가 제공된다. 메모리 장치는 복수의 서브 어레이, 행 제어부, 열 제어부, 복수의 감지 증폭기, 복수의 서브 워드 드라이버 및 리피터를 포함한다. 서브 어레이 각각은 서로 전기적으로 결합된다. 행 제어부는 적어도 하나의 서브 어레이의 행을 제어하도록 구성된다. 열 제어부는 서브 어레이의 적어도 하나의 열을 제어하도록 구성된다. 감지 증폭기는 각각의 서브 어레이에 적응되어 데이터 액세스 동작 동안 주기적으로 인에이블 된다. 서브 워드 드라이버는 각각의 서브 어레이에 인접하게 배치되고 서브 어레이에 대응하는 구동 신호를 제공한다. 리피터는 서브 어레이의 에지에 배치되도록 구성된다.
Description
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 메모리 장치의 어레이 에지 리피터(array edge repeater)에 관한 것이다.
오늘날 인공 지능 AI, 기계 학습 응용 분야에서 메모리 장치가 널리 사용된다. 이러한 응용에 있어서, 메모리 장치의 어레이 크기는 긴 열 선택기 라인 및 행 선택기 라인을 사용함으로써 어레이 액세스 속도 저하를 유도한다. 프로세스 기술의 발달에 따라, 메모리 장치의 총 면적이 감소되어 메모리 밀도가 증가한다. 메모리 밀도를 높이면 긴 기생 커패시턴스(parasitic capacitance)와 기생 저항(parasitic resistance)을 갖게 되어 어레이 액세스 속도 저하(array accessing speed degradation)가 발생한다.
데이터 액세스 동작 동안 어레이 액세스 속도 저하를 극복하기 위해 여러 아키텍처가 제안되어 왔으며, 예를 들어 메모리 장치의 각 메모리 셀은 복수의 뱅크로 분할된다. 다른 예에서, 로딩 스트레스를 감소시키기 위해 메모리 셀의 중간(중앙)에 리피터(repeater)를 추가하는 것이다. 메모리 장치에 리피터를 채택함으로써, 열 디코더로부터 메모리 뱅크로 전송된 열 선택기 라인 및 행 디코더로부터 메모리 뱅크로 전송되는 행 선택기 라인의 로딩을 감소시킨다. 그러나, 어레이 액세스 속도 저하는 상기 아키텍처에 의해 해결되었지만 메모리 장치에서 추가 더미 블록을 사용함으로써 총 면적을 증가시킨다.
예를 들어, 도 1을 참조하면, 종래의 메모리 장치의 블록도를 도시한다. 종래의 메모리 장치(memory device)(100)는 복수의 메모리 셀(memory cell)(110)을 포함한다. 각각의 메모리 셀(110)은 복수의 메모리 뱅크(memory bank)(A ~ H) 및 대응하는 복수의 열 디코더(column decoder)(120), 복수의 행 디코더(ow decoder)(130), 복수의 감지 증폭기(sense amplifier)(140)로 분할된다.
메모리 어레이(100)는 메모리 어레이의 중앙에 리피터(150)가 배치되는 것을 더 포함한다. 구체적으로, 리피터(150)는 메모리 뱅크(A ~ D)와 메모리 뱅크(E ~ H) 사이에 배치된다.
메모리 뱅크(A ~ H) 각각은 메모리 뱅크(A ~ H)에서 데이터 액세스 동작을 수행하기 위한 적어도 하나의 열 디코더(120), 적어도 하나의 행 디코더(130) 및 적어도 하나의 감지 증폭기(140)를 포함한다.
상술한 바와 같은 메모리 장치(100)의 레이아웃 구조는 당 업계에 공지되어 있으므로, 그 구조 및 동작에 대한 상세한 설명은 생략한다.
위의 레이아웃 배열에 따라, 각각의 메모리 셀(110)은 복수의 뱅크(A ~ H)로 분할될 필요가 있으며, 결과적으로 메모리 셀(110)의 각 메모리 뱅크(A ~ H)에 액세스 하기 위해 데이터 라인(data line)(즉, 비트 라인(bit line) 및 워드 라인(word line)), 열 디코더(column decoder)(120) 및 행 디코더(row decoder)(130)를 증가시킨다. 또한, 각각의 메모리 뱅크(A ~ H)에 액세스 하기 위한 주변 회로(peripheral circuit)와 같은 추가 회로(additional circuit)를 위해 메모리 셀(110)에 추가 더미 블록(additional dummy block)이 필요하여, 메모리 장치(100)의 칩 크기를 증가시킨다.
액세스 속도 저하의 극복 및 추가 더미 블록 없는 요구 사항을 따르기 위해서는, 메모리 셀을 다수의 뱅크로의 분할 없이 이 기술 분야의 특정 응용을 위한 메모리 셀에서 어레이 액세스 속도가 개선된 메모리 장치를 개발하는 것이 바람직할 수 있다.
데이터 액세스 동작 동안 어레이 액세스 속도 저하를 극복하기 위해 여러 아키텍처가 제안되어 왔으며, 예를 들어 메모리 장치의 각 메모리 셀은 복수의 뱅크로 분할된다. 다른 예에서, 로딩 스트레스를 감소시키기 위해 메모리 셀의 중간(중앙)에 리피터(repeater)를 추가하는 것이다. 메모리 장치에 리피터를 채택함으로써, 열 디코더로부터 메모리 뱅크로 전송된 열 선택기 라인 및 행 디코더로부터 메모리 뱅크로 전송되는 행 선택기 라인의 로딩을 감소시킨다. 그러나, 어레이 액세스 속도 저하는 상기 아키텍처에 의해 해결되었지만 메모리 장치에서 추가 더미 블록을 사용함으로써 총 면적을 증가시킨다.
예를 들어, 도 1을 참조하면, 종래의 메모리 장치의 블록도를 도시한다. 종래의 메모리 장치(memory device)(100)는 복수의 메모리 셀(memory cell)(110)을 포함한다. 각각의 메모리 셀(110)은 복수의 메모리 뱅크(memory bank)(A ~ H) 및 대응하는 복수의 열 디코더(column decoder)(120), 복수의 행 디코더(ow decoder)(130), 복수의 감지 증폭기(sense amplifier)(140)로 분할된다.
메모리 어레이(100)는 메모리 어레이의 중앙에 리피터(150)가 배치되는 것을 더 포함한다. 구체적으로, 리피터(150)는 메모리 뱅크(A ~ D)와 메모리 뱅크(E ~ H) 사이에 배치된다.
메모리 뱅크(A ~ H) 각각은 메모리 뱅크(A ~ H)에서 데이터 액세스 동작을 수행하기 위한 적어도 하나의 열 디코더(120), 적어도 하나의 행 디코더(130) 및 적어도 하나의 감지 증폭기(140)를 포함한다.
상술한 바와 같은 메모리 장치(100)의 레이아웃 구조는 당 업계에 공지되어 있으므로, 그 구조 및 동작에 대한 상세한 설명은 생략한다.
위의 레이아웃 배열에 따라, 각각의 메모리 셀(110)은 복수의 뱅크(A ~ H)로 분할될 필요가 있으며, 결과적으로 메모리 셀(110)의 각 메모리 뱅크(A ~ H)에 액세스 하기 위해 데이터 라인(data line)(즉, 비트 라인(bit line) 및 워드 라인(word line)), 열 디코더(column decoder)(120) 및 행 디코더(row decoder)(130)를 증가시킨다. 또한, 각각의 메모리 뱅크(A ~ H)에 액세스 하기 위한 주변 회로(peripheral circuit)와 같은 추가 회로(additional circuit)를 위해 메모리 셀(110)에 추가 더미 블록(additional dummy block)이 필요하여, 메모리 장치(100)의 칩 크기를 증가시킨다.
액세스 속도 저하의 극복 및 추가 더미 블록 없는 요구 사항을 따르기 위해서는, 메모리 셀을 다수의 뱅크로의 분할 없이 이 기술 분야의 특정 응용을 위한 메모리 셀에서 어레이 액세스 속도가 개선된 메모리 장치를 개발하는 것이 바람직할 수 있다.
본 개시의 메모리 장치는 복수의 서브 어레이, 행 제어부, 열 제어부, 복수의 감지 증폭기, 복수의 서브 워드 드라이버 및 리피터를 포함한다. 서브 어레이 각각은 서로 전기적으로 결합된다. 행 제어부는 서브 어레이의 적어도 하나의 행을 제어하도록 구성된다. 열 제어부는 서브 어레이의 적어도 하나의 열을 제어하도록 구성된다. 감지 증폭기는 각각의 서브 어레이에 적응되어 데이터 액세스 동작 동안 주기적으로 인에이블 된다. 서브 워드 드라이버는 각각의 서브 어레이에 인접하게 배치되고 서브 어레이에 대응하는 구동 신호를 제공한다. 리피터는 서브 어레이의 에지에 배치되도록 구성된다.
전술한 내용에 기초하여, 본 발명의 실시예에서, 열 디코더로부터 전송된 열 선택기 라인의 및 행 디코더로부터 전송된 행 선택기 라인의 로딩이 개선되어, 각각의 메모리 셀을 다수의 뱅크로 분할하지 않고 열 액세스 속도 및 행 액세스 속도를 향상시킨다. 또한, 서브 어레이의 에지에서 리피터를 적용함으로써 추가 더미 블록이 회피된다.
전술한 내용을 보다 이해하기 쉽게 하기 위해, 도면과 함께 몇 가지 실시예가 상세히 설명된다.
전술한 내용에 기초하여, 본 발명의 실시예에서, 열 디코더로부터 전송된 열 선택기 라인의 및 행 디코더로부터 전송된 행 선택기 라인의 로딩이 개선되어, 각각의 메모리 셀을 다수의 뱅크로 분할하지 않고 열 액세스 속도 및 행 액세스 속도를 향상시킨다. 또한, 서브 어레이의 에지에서 리피터를 적용함으로써 추가 더미 블록이 회피된다.
전술한 내용을 보다 이해하기 쉽게 하기 위해, 도면과 함께 몇 가지 실시예가 상세히 설명된다.
첨부 도면은 본 개시의 추가 이해를 제공하기 위해 포함되며, 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면은 본 개시의 예시적인 실시예를 예시하고, 상세한 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1은 종래의 메모리 장치의 블록도를 도시한다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 3은 본 개시의 예시적인 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 4는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다.
도 5는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다.
도 6은 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다.
도 1은 종래의 메모리 장치의 블록도를 도시한다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 3은 본 개시의 예시적인 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 4는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다.
도 5는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다.
도 6은 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다.
다른 실시예가 이용될 수 있고 본 발명의 범위를 벗어나지 않고 구조적 변경이 이루어질 수 있음을 이해해야 한다. 또한, 본원에 사용된 어구 및 용어는 설명의 목적을 위한 것이며 제한하는 것으로 간주되어서는 안된다는 것을 이해해야 한다. 본 명세서에서 "포함하는(including)", "포함하는(comprising)" 또는 "갖는(having)" 및 이의 변형의 사용은 이후에 열거된 항목 및 그 등가물뿐만 아니라 추가 항목을 포함하는 것으로 의도된다. 달리 제한되지 않는 한, 용어 "연결된(connected)", "결합된(coupled)" 및 "장착된(mounted)" 및 그 변형은 광범위하게 사용되며 직접 및 간접 연결, 결합(coupling) 및 장착을 포함한다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(memory device)(200)는 복수의 메모리 셀(memory cell)(210)을 포함한다. 메모리 셀(210) 각각은 복수의 서브 어레이(subarray)(250)로 세분된다. 각각의 메모리 셀(210) 내의 다수의 서브 어레이(250)는 메모리 장치(200)의 밀도에 따라 결정된다.
메모리 장치(200)는 휘발성 메모리 장치 및/또는 비 휘발성 메모리 장치 일 수 있으므로, 메모리 장치(200)의 종류는 본 개시에서 제한되지 않는다. 메모리 장치(200)는 다수의 메모리 셀, 전형적으로 각각의 메모리 셀 내에 8 내지 64 개의 어레이를 포함한다. 일반적으로 서브 어레이(250)의 크기는 16x 8Kb, 64x 8Kb, 512x 8Kb 일 수 있으나, 본 발명의 서브 어레이(250)의 크기는 이에 한정되지 않는다.
메모리 셀(210) 각각은 행 어드레스 디코더(row address decoder)(220), 행 제어부(row control)(225), 열 어드레스 디코더(column address decoder)(230), 열 제어부(column control)(235), 복수의 서브 워드 드라이버(sub word driver)(SWD)(251), 복수의 감지 증폭기(sense amplifier)(SA)(252) 및 열 리피터(column repeater)(270)를 더 포함한다.
서브 어레이(250)은 대응하는 서브 워드 드라이버(251) 및 감지 증폭기(252)에 결합되고, 서브 워드 드라이버(251)는 서브 어레이(250)의 양측에 인접하게 배치되고, 서브 어레이(250)에 대응하는 구동 신호를 제공하도록 구성된다. 내부 데이터 버스에 의해 내부적으로 연결된 서브 어레이(250). 서브 어레이(250) 사이의 데이터 이동(data movement) 및/또는 데이터 액세스 동작은 내부 데이터 버스를 통해 수행된다.
행 제어부(225) 및 열 제어부(235)는 어드레스 레지스터(미도시)로부터 제어 신호를 수신하여 서브 어레이(250)에 대응하는 데이터에 액세스 할 수 있다. 행 제어부(225)는 서브 어레이(250)의 행을 제어하도록 구성된다. 유사하게, 열 제어부(235)는 서브 어레이(250)의 열을 제어하도록 구성된다. 본 개시에서 액세스 데이터(access data)는 판독 동작(read operation), 기록 동작(write operation) 및/또는 백업 동작(backup operation)을 지칭한다. 따라서, 본 개시에서 액세스 데이터의 기능은 제한되지 않는다. 데이터에 액세스 하기 위해 어드레스 레지스터로부터의 제어 신호에 기초하여, 행 제어부(225)는 행 제어 신호를 행 어드레스 디코더(220)에 제공한다. 한편, 열 제어부(235)는 열 제어 신호를 열 어드레스 디코더(230)로 제공한다.
각각의 메모리 셀(210)과 연관된 행 어드레스 디코더(220)는 메모리 셀(210)의 적어도 하나의 행을 선택하도록 구성된다. 유사하게, 열 어드레스 디코더(230)는 메모리 셀(210)의 적어도 하나의 열을 선택하도록 구성된 각각의 메모리 셀(210)과 관련된다.
감지 증폭기(252)는 각각의 서브 어레이(250)에 적용된다. 감지 증폭기(252)는 서브 어레이(250)에서의 데이터 액세스 동작 동안 주기적으로 활성화/비활성화 된다.
열 리피터(270)는 메모리 셀(210)의 가장자리에 배치된다. 이러한 구성에 기초하여, 메모리 셀(210)은 복수의 뱅크로 분할될 필요가 없고 메모리 셀(210)의 어레이 액세스 속도가 향상된다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 3을 참조하면, 메모리 장치(300)는 복수의 메모리 셀(310)을 포함한다. 메모리 셀(310) 각각은 복수의 서브 어레이(350)로 분할된다.
메모리 셀(310) 각각은 행 어드레스 디코더(320), 행 제어부(325), 열 어드레스 디코더(330), 열 제어부(335), 복수의 서브 워드 드라이버(SWD)(351), 복수의 감지 증폭기(352) 및 행 리피터(370)를 더 포함한다. 행 어드레스 디코더(320), 행 제어부(325), 열 어드레스 디코더(330), 열 제어부(335), 서브 워드 드라이버(351) 및 감지 증폭기(352)는 각각 도 2를 참조하여 행 어드레스 디코더(220), 행 제어부(225), 열 어드레스 디코더(230), 열 제어부(235), 복수의 서브 워드 드라이버(251) 및 복수의 감지 증폭기(252)와 유사하고, 따라서, 행 어드레스 디코더(320), 행 제어부(325), 열 어드레스 디코더(330), 열 제어부(335), 서브 워드 드라이버(351) 및 감지 증폭기(352)의 구조 및 동작에 대한 상세한 설명은 생략한다.
행 리피터(370)는 메모리 셀(310)의 가장자리에 배치된다. 이 배열에 따라, 메모리 셀은 복수의 뱅크로 분할될 필요가 없고 메모리 셀(310)의 어레이 액세스 속도가 향상된다.
도 4는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다. 리피터(repeater)(400)는 지연 회로(delay circuit)(410), 논리 회로(logic circuit)(420) 및 풀업 트랜지스터(pull-up transistor)(430)를 포함한다.
지연 회로(410)는 2 개의 인버터(inverter)(INV1 ~ INV2)를 포함한다. 지연 회로(410)는 선택기 라인(selector line)(SL)으로부터 선택기 신호(selector signal)를 수신하고 지연 신호(delay signal)(DS)를 생성한다. 구체적으로, 인버터(INV1)는 선택기 라인(SL)으로부터 선택기 신호를 수신하여 출력을 생성하고, 인버터(INV2)는 인버터(INV1)로부터 출력을 수신하고 지연 신호(DS)를 생성한다. 이 실시예에서, 지연 회로(410)에서의 인버터의 수는 직렬로 연결된 2 개의 인버터(INV1, INV2)이다. 그러나, 일부 실시예에서, 인버터의 수는 2보다 많다. 지연 신호(DS)의 시간 지연은 지연 회로(410)에서 인버터의 수를 선택함으로써 변화된다.
논리 회로(420)는 2 개의 논리 게이트(L1 ~ L2)를 포함한다. 이 실시예에서, 논리 게이트(L1)는 2-입력 NOR 게이트이고 논리 게이트(L2)는 2-입력 NAND 게이트이다. 논리 게이트(L1) 및 논리 게이트(L2)는 직렬로 연결된다. 논리 회로(420)는 지연 회로(410)로부터 지연 신호(DS)를 수신하고 제어 신호(CS)를 생성하도록 구성된다. 구체적으로, 논리 게이트(L1)는 논리 신호(FLS)를 생성하기 위해 하나의 입력으로서 지연 신호(DS)를 수신하고 다른 입력은 리셋 신호(RST)이다. 이때, 논리 게이트(L2)는 제어 신호(CS)를 생성하기 위해 하나의 입력으로서 논리 게이트(L1)로부터 논리 신호(FLS)를 수신하고 다른 입력은 선택기 라인(SL)으로부터의 선택기 신호이다. 일부 구체 예에서, 논리 게이트(L1 ~ L2)는 AND, OR, NOT, EXOR, EXNOR, 플립 플롭 등과 같은 임의의 논리 게이트 일 수 있다. 따라서 본 발명의 논리 게이트(L1 ~ L2)는 이에 한정되지 않는다.
본 실시예에서, 풀업 트랜지스터(pull-up transisto)(430)는 P-MOS 트랜지스터(M1)를 포함한다. P-MOS 트랜지스터(M1)는 게이트 단자, 소스 단자 및 드레인 단자를 갖는다. 소스 단자는 전원(VDD)에 결합되고, 드레인 단자는 선택기 라인(SL)에 결합되고 게이트 단자는 논리 회로(420)에 결합된다. 풀업 트랜지스터(430)는 논리 회로(420)로부터 제어 신호(CS)를 수신하도록 구성되며, 메모리 장치에서 데이터 액세스는 도 2를 참조하여 행 어드레스 디코더(220) 및 열 어드레스 디코더(230)에 의해 수행된다. 상세히, 풀업 트랜지스터(430)의 제어 단자는 논리 게이트(L2)로부터 제어 신호(CS)를 수신하고 메모리 장치에서 데이터 액세스를 수행한다.
일 실시예에서, 도 2를 참조하면, 지연 회로(410), 논리 회로(420) 및 풀업 트랜지스터(430)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호는 메모리 장치에서 적어도 하나의 열에 액세스 하기 위한 열 선택기 라인 일 수 있다.
일 실시예에서, 도 3을 참조하면, 지연 회로(410), 논리 회로(420) 및 풀업 트랜지스터(430)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호는 메모리 장치에서 적어도 하나의 행에 액세스하기위한 행 선택기 라인 일 수 있다.
이러한 구성에 의해, 열 디코더로부터 전송된 열 선택기 라인 및 행 디코더로부터 전송된 행 선택기 라인으로의 로딩이 개선되어, 이는 메모리 장치 각각의 메모리 셀을 다수의 뱅크로 분할하지 않고 열 액세스 속도 및 행 액세스 속도를 개선시킨다.
도 5는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다. 리피터(500)는 지연 회로(510), 논리 회로(520) 및 풀다운 트랜지스터(530)를 포함한다.
지연 회로(510) 및 논리 회로(520)는 각각 도 4를 참조하여 지연 회로(410) 및 논리 회로(420)와 유사하다. 따라서 지연 회로(510) 및 논리 회로(520)의 구조 및 동작에 대한 상세한 설명은 여기서 생략된다.
논리 회로(520)는 논리 게이트(L3 ~ L4)를 포함한다. 이 실시예에서, 논리 게이트(L3)는 2-입력 NAND 게이트이고 논리 게이트(L4)는 2-입력 NOR 게이트이다. 유사하게, 논리 회로(520)는 지연 회로(510)로부터 지연 신호(DS)를 수신하고 제어 신호(CS)를 생성하도록 구성된다. 구체적으로, 논리 게이트(L3)는 논리 신호(FLS)를 생성하기 위해 하나의 입력으로서 지연 신호(DS)를 수신하고, 다른 입력은 리셋 신호(RSTB)이다. 논리 게이트(L4)는 제어 신호(CS)를 생성하기 위해 하나의 입력으로서 논리 게이트(L3)로부터 논리 신호(FLS)를 수신하고, 다른 입력은 선택기 라인(SL)으로부터의 선택기 신호이다.
이 실시예에서, 풀다운 트랜지스터(530)는 N-MOS 트랜지스터를 포함한다. N-MOS 트랜지스터(M2)는 게이트 단자, 소스 단자 및 드레인 단자를 갖는다. 소스 단자는 접지 전위(GND)에 결합되고, 드레인 단자는 선택기 라인(SL)에 결합되고 게이트 단자는 논리 회로(520)에 결합된다.
풀다운 트랜지스터(530)는 논리 회로(520)로부터 제어 신호(CS)를 수신하도록 구성되고, 메모리 장치에서 데이터 액세스는 도 2를 참조하여 행 디코더(220) 및 열 어드레스 디코더(230)에 의해 수행된다. 상세히, 풀다운 트랜지스터(430)의 제어 단자는 논리 게이트(L4)로부터 제어 신호(CS)를 수신하고 메모리 장치에서 데이터 액세스를 수행한다.
일 실시예에서, 도 2를 참조하면, 지연 회로(510)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호, 논리 회로(520) 및 풀업 트랜지스터(530)는 메모리 장치에서 적어도 하나의 열에 액세스하기위한 열 선택기 라인 일 수 있다.
일 실시예에서, 도 3을 참조하면, 지연 회로(510)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호, 논리 회로(520) 및 풀업 트랜지스터(530)는 메모리 장치에서 적어도 하나의 행에 액세스 하기 위한 행 선택기 라인 일 수 있다.
도 6은 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다. 리피터(600)는 복수의 지연 회로(610, 615), 복수의 논리 회로(620, 625), 풀업 트랜지스터(630) 및 풀다운 트랜지스터(635)를 포함한다.
지연 회로(610 및 615)는 선택기 라인(SL)으로부터 선택기 신호를 수신하고 대응하는 지연 신호(DS1 및 DS2)을 생성하도록 구성된다.
논리 회로(620)는 지연 신호(DS1)를 수신하고 제어 신호(CS1)를 생성한다. 유사하게, 논리 회로(625)는 지연 신호(DS2)를 수신하고 제어 신호(CS2)를 생성한다. 논리 회로(620)는 논리 게이트(L11 ~ L12)를 포함한다. 유사하게, 논리 회로(625)는 논리 게이트(L21 ~ L22)를 포함한다.
논리 게이트(L11)는 논리 신호(FLS1)를 생성하기 위해 하나의 입력으로서 지연 회로(610)로부터 지연 신호(DS1) 및 리셋 신호(RST)로서 다른 신호를 수신한다. 논리 게이트(L12)는 풀업 트랜지스터(M1)를 구동하기 위한 제어 신호(CS1)를 생성하기 위해 하나의 입력으로서 논리 신호(FLS1) 및 선택기 라인(SL)으로부터 선택기 신호로서 다른 입력을 수신한다. 유사하게, 논리 게이트(L21)는 논리 신호(FLS2)를 생성하기 위해 하나의 입력으로서 지연 회로(615)로부터 지연 신호(DS2) 및 리셋 신호(RSTB)로서 다른 입력을 수신한다. 논리 게이트(L22)는 풀다운 트랜지스터(M2)를 구동하기 위한 제어 신호(CS2)를 생성하기 위해 하나의 입력으로서 논리 신호(FLS2) 및 선택기 라인(SL)으로부터 선택기 신호로서 다른 입력을 수신한다.
풀업 트랜지스터(630)는 논리 회로(620)로부터 제어 신호(CS1)를 수신하고 풀다운 트랜지스터(625)는 논리 회로(625)로부터 제어 신호(CS2)를 수신한다.
지연 회로(610), 논리 회로(620) 및 풀업 트랜지스터(630)는 각각 도 4를 참조하여 지연 회로(410), 논리 회로(420) 및 풀업 트랜지스터(430)와 유사하다. 더욱이, 지연 회로(615), 논리 회로(625) 및 풀다운 트랜지스터(635)는 각각 도 5를 참조하여 지연 회로(510), 논리 회로(520) 및 풀다운 트랜지스터(530)와 유사하므로, 여기서는 상세한 설명은 생략한다.
요약하면, 레이아웃 구성에 기초한 본 발명의 실시예에서, 열 디코더로부터 전송된 열 선택기 라인 및 행 디코더로부터 전송된 행 선택기 라인의 로딩이 개선되어, 이는 각각의 메모리 셀을 메모리 장치 내의 다수의 뱅크로 분할하지 않고 열 액세스 속도 및 행 액세스 속도를 개선시키게 된다.
본 개시의 범위 또는 사상을 벗어나지 않으면서 개시된 실시예에 대한 다양한 수정 및 변형이 이루어질 수 있음이 당업자에게 명백 할 것이다. 전술한 관점에서, 본 개시는 이하의 청구 범위 및 그 등가물의 범위 내에 있는 한 수정 및 변형을 포함하는 것으로 의도된다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(memory device)(200)는 복수의 메모리 셀(memory cell)(210)을 포함한다. 메모리 셀(210) 각각은 복수의 서브 어레이(subarray)(250)로 세분된다. 각각의 메모리 셀(210) 내의 다수의 서브 어레이(250)는 메모리 장치(200)의 밀도에 따라 결정된다.
메모리 장치(200)는 휘발성 메모리 장치 및/또는 비 휘발성 메모리 장치 일 수 있으므로, 메모리 장치(200)의 종류는 본 개시에서 제한되지 않는다. 메모리 장치(200)는 다수의 메모리 셀, 전형적으로 각각의 메모리 셀 내에 8 내지 64 개의 어레이를 포함한다. 일반적으로 서브 어레이(250)의 크기는 16x 8Kb, 64x 8Kb, 512x 8Kb 일 수 있으나, 본 발명의 서브 어레이(250)의 크기는 이에 한정되지 않는다.
메모리 셀(210) 각각은 행 어드레스 디코더(row address decoder)(220), 행 제어부(row control)(225), 열 어드레스 디코더(column address decoder)(230), 열 제어부(column control)(235), 복수의 서브 워드 드라이버(sub word driver)(SWD)(251), 복수의 감지 증폭기(sense amplifier)(SA)(252) 및 열 리피터(column repeater)(270)를 더 포함한다.
서브 어레이(250)은 대응하는 서브 워드 드라이버(251) 및 감지 증폭기(252)에 결합되고, 서브 워드 드라이버(251)는 서브 어레이(250)의 양측에 인접하게 배치되고, 서브 어레이(250)에 대응하는 구동 신호를 제공하도록 구성된다. 내부 데이터 버스에 의해 내부적으로 연결된 서브 어레이(250). 서브 어레이(250) 사이의 데이터 이동(data movement) 및/또는 데이터 액세스 동작은 내부 데이터 버스를 통해 수행된다.
행 제어부(225) 및 열 제어부(235)는 어드레스 레지스터(미도시)로부터 제어 신호를 수신하여 서브 어레이(250)에 대응하는 데이터에 액세스 할 수 있다. 행 제어부(225)는 서브 어레이(250)의 행을 제어하도록 구성된다. 유사하게, 열 제어부(235)는 서브 어레이(250)의 열을 제어하도록 구성된다. 본 개시에서 액세스 데이터(access data)는 판독 동작(read operation), 기록 동작(write operation) 및/또는 백업 동작(backup operation)을 지칭한다. 따라서, 본 개시에서 액세스 데이터의 기능은 제한되지 않는다. 데이터에 액세스 하기 위해 어드레스 레지스터로부터의 제어 신호에 기초하여, 행 제어부(225)는 행 제어 신호를 행 어드레스 디코더(220)에 제공한다. 한편, 열 제어부(235)는 열 제어 신호를 열 어드레스 디코더(230)로 제공한다.
각각의 메모리 셀(210)과 연관된 행 어드레스 디코더(220)는 메모리 셀(210)의 적어도 하나의 행을 선택하도록 구성된다. 유사하게, 열 어드레스 디코더(230)는 메모리 셀(210)의 적어도 하나의 열을 선택하도록 구성된 각각의 메모리 셀(210)과 관련된다.
감지 증폭기(252)는 각각의 서브 어레이(250)에 적용된다. 감지 증폭기(252)는 서브 어레이(250)에서의 데이터 액세스 동작 동안 주기적으로 활성화/비활성화 된다.
열 리피터(270)는 메모리 셀(210)의 가장자리에 배치된다. 이러한 구성에 기초하여, 메모리 셀(210)은 복수의 뱅크로 분할될 필요가 없고 메모리 셀(210)의 어레이 액세스 속도가 향상된다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 3을 참조하면, 메모리 장치(300)는 복수의 메모리 셀(310)을 포함한다. 메모리 셀(310) 각각은 복수의 서브 어레이(350)로 분할된다.
메모리 셀(310) 각각은 행 어드레스 디코더(320), 행 제어부(325), 열 어드레스 디코더(330), 열 제어부(335), 복수의 서브 워드 드라이버(SWD)(351), 복수의 감지 증폭기(352) 및 행 리피터(370)를 더 포함한다. 행 어드레스 디코더(320), 행 제어부(325), 열 어드레스 디코더(330), 열 제어부(335), 서브 워드 드라이버(351) 및 감지 증폭기(352)는 각각 도 2를 참조하여 행 어드레스 디코더(220), 행 제어부(225), 열 어드레스 디코더(230), 열 제어부(235), 복수의 서브 워드 드라이버(251) 및 복수의 감지 증폭기(252)와 유사하고, 따라서, 행 어드레스 디코더(320), 행 제어부(325), 열 어드레스 디코더(330), 열 제어부(335), 서브 워드 드라이버(351) 및 감지 증폭기(352)의 구조 및 동작에 대한 상세한 설명은 생략한다.
행 리피터(370)는 메모리 셀(310)의 가장자리에 배치된다. 이 배열에 따라, 메모리 셀은 복수의 뱅크로 분할될 필요가 없고 메모리 셀(310)의 어레이 액세스 속도가 향상된다.
도 4는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다. 리피터(repeater)(400)는 지연 회로(delay circuit)(410), 논리 회로(logic circuit)(420) 및 풀업 트랜지스터(pull-up transistor)(430)를 포함한다.
지연 회로(410)는 2 개의 인버터(inverter)(INV1 ~ INV2)를 포함한다. 지연 회로(410)는 선택기 라인(selector line)(SL)으로부터 선택기 신호(selector signal)를 수신하고 지연 신호(delay signal)(DS)를 생성한다. 구체적으로, 인버터(INV1)는 선택기 라인(SL)으로부터 선택기 신호를 수신하여 출력을 생성하고, 인버터(INV2)는 인버터(INV1)로부터 출력을 수신하고 지연 신호(DS)를 생성한다. 이 실시예에서, 지연 회로(410)에서의 인버터의 수는 직렬로 연결된 2 개의 인버터(INV1, INV2)이다. 그러나, 일부 실시예에서, 인버터의 수는 2보다 많다. 지연 신호(DS)의 시간 지연은 지연 회로(410)에서 인버터의 수를 선택함으로써 변화된다.
논리 회로(420)는 2 개의 논리 게이트(L1 ~ L2)를 포함한다. 이 실시예에서, 논리 게이트(L1)는 2-입력 NOR 게이트이고 논리 게이트(L2)는 2-입력 NAND 게이트이다. 논리 게이트(L1) 및 논리 게이트(L2)는 직렬로 연결된다. 논리 회로(420)는 지연 회로(410)로부터 지연 신호(DS)를 수신하고 제어 신호(CS)를 생성하도록 구성된다. 구체적으로, 논리 게이트(L1)는 논리 신호(FLS)를 생성하기 위해 하나의 입력으로서 지연 신호(DS)를 수신하고 다른 입력은 리셋 신호(RST)이다. 이때, 논리 게이트(L2)는 제어 신호(CS)를 생성하기 위해 하나의 입력으로서 논리 게이트(L1)로부터 논리 신호(FLS)를 수신하고 다른 입력은 선택기 라인(SL)으로부터의 선택기 신호이다. 일부 구체 예에서, 논리 게이트(L1 ~ L2)는 AND, OR, NOT, EXOR, EXNOR, 플립 플롭 등과 같은 임의의 논리 게이트 일 수 있다. 따라서 본 발명의 논리 게이트(L1 ~ L2)는 이에 한정되지 않는다.
본 실시예에서, 풀업 트랜지스터(pull-up transisto)(430)는 P-MOS 트랜지스터(M1)를 포함한다. P-MOS 트랜지스터(M1)는 게이트 단자, 소스 단자 및 드레인 단자를 갖는다. 소스 단자는 전원(VDD)에 결합되고, 드레인 단자는 선택기 라인(SL)에 결합되고 게이트 단자는 논리 회로(420)에 결합된다. 풀업 트랜지스터(430)는 논리 회로(420)로부터 제어 신호(CS)를 수신하도록 구성되며, 메모리 장치에서 데이터 액세스는 도 2를 참조하여 행 어드레스 디코더(220) 및 열 어드레스 디코더(230)에 의해 수행된다. 상세히, 풀업 트랜지스터(430)의 제어 단자는 논리 게이트(L2)로부터 제어 신호(CS)를 수신하고 메모리 장치에서 데이터 액세스를 수행한다.
일 실시예에서, 도 2를 참조하면, 지연 회로(410), 논리 회로(420) 및 풀업 트랜지스터(430)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호는 메모리 장치에서 적어도 하나의 열에 액세스 하기 위한 열 선택기 라인 일 수 있다.
일 실시예에서, 도 3을 참조하면, 지연 회로(410), 논리 회로(420) 및 풀업 트랜지스터(430)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호는 메모리 장치에서 적어도 하나의 행에 액세스하기위한 행 선택기 라인 일 수 있다.
이러한 구성에 의해, 열 디코더로부터 전송된 열 선택기 라인 및 행 디코더로부터 전송된 행 선택기 라인으로의 로딩이 개선되어, 이는 메모리 장치 각각의 메모리 셀을 다수의 뱅크로 분할하지 않고 열 액세스 속도 및 행 액세스 속도를 개선시킨다.
도 5는 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다. 리피터(500)는 지연 회로(510), 논리 회로(520) 및 풀다운 트랜지스터(530)를 포함한다.
지연 회로(510) 및 논리 회로(520)는 각각 도 4를 참조하여 지연 회로(410) 및 논리 회로(420)와 유사하다. 따라서 지연 회로(510) 및 논리 회로(520)의 구조 및 동작에 대한 상세한 설명은 여기서 생략된다.
논리 회로(520)는 논리 게이트(L3 ~ L4)를 포함한다. 이 실시예에서, 논리 게이트(L3)는 2-입력 NAND 게이트이고 논리 게이트(L4)는 2-입력 NOR 게이트이다. 유사하게, 논리 회로(520)는 지연 회로(510)로부터 지연 신호(DS)를 수신하고 제어 신호(CS)를 생성하도록 구성된다. 구체적으로, 논리 게이트(L3)는 논리 신호(FLS)를 생성하기 위해 하나의 입력으로서 지연 신호(DS)를 수신하고, 다른 입력은 리셋 신호(RSTB)이다. 논리 게이트(L4)는 제어 신호(CS)를 생성하기 위해 하나의 입력으로서 논리 게이트(L3)로부터 논리 신호(FLS)를 수신하고, 다른 입력은 선택기 라인(SL)으로부터의 선택기 신호이다.
이 실시예에서, 풀다운 트랜지스터(530)는 N-MOS 트랜지스터를 포함한다. N-MOS 트랜지스터(M2)는 게이트 단자, 소스 단자 및 드레인 단자를 갖는다. 소스 단자는 접지 전위(GND)에 결합되고, 드레인 단자는 선택기 라인(SL)에 결합되고 게이트 단자는 논리 회로(520)에 결합된다.
풀다운 트랜지스터(530)는 논리 회로(520)로부터 제어 신호(CS)를 수신하도록 구성되고, 메모리 장치에서 데이터 액세스는 도 2를 참조하여 행 디코더(220) 및 열 어드레스 디코더(230)에 의해 수행된다. 상세히, 풀다운 트랜지스터(430)의 제어 단자는 논리 게이트(L4)로부터 제어 신호(CS)를 수신하고 메모리 장치에서 데이터 액세스를 수행한다.
일 실시예에서, 도 2를 참조하면, 지연 회로(510)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호, 논리 회로(520) 및 풀업 트랜지스터(530)는 메모리 장치에서 적어도 하나의 열에 액세스하기위한 열 선택기 라인 일 수 있다.
일 실시예에서, 도 3을 참조하면, 지연 회로(510)에 의해 수신된 선택기 라인(SL)으로부터의 선택기 신호, 논리 회로(520) 및 풀업 트랜지스터(530)는 메모리 장치에서 적어도 하나의 행에 액세스 하기 위한 행 선택기 라인 일 수 있다.
도 6은 본 개시의 예시적인 실시예에 따른 리피터의 회로도를 도시한다. 리피터(600)는 복수의 지연 회로(610, 615), 복수의 논리 회로(620, 625), 풀업 트랜지스터(630) 및 풀다운 트랜지스터(635)를 포함한다.
지연 회로(610 및 615)는 선택기 라인(SL)으로부터 선택기 신호를 수신하고 대응하는 지연 신호(DS1 및 DS2)을 생성하도록 구성된다.
논리 회로(620)는 지연 신호(DS1)를 수신하고 제어 신호(CS1)를 생성한다. 유사하게, 논리 회로(625)는 지연 신호(DS2)를 수신하고 제어 신호(CS2)를 생성한다. 논리 회로(620)는 논리 게이트(L11 ~ L12)를 포함한다. 유사하게, 논리 회로(625)는 논리 게이트(L21 ~ L22)를 포함한다.
논리 게이트(L11)는 논리 신호(FLS1)를 생성하기 위해 하나의 입력으로서 지연 회로(610)로부터 지연 신호(DS1) 및 리셋 신호(RST)로서 다른 신호를 수신한다. 논리 게이트(L12)는 풀업 트랜지스터(M1)를 구동하기 위한 제어 신호(CS1)를 생성하기 위해 하나의 입력으로서 논리 신호(FLS1) 및 선택기 라인(SL)으로부터 선택기 신호로서 다른 입력을 수신한다. 유사하게, 논리 게이트(L21)는 논리 신호(FLS2)를 생성하기 위해 하나의 입력으로서 지연 회로(615)로부터 지연 신호(DS2) 및 리셋 신호(RSTB)로서 다른 입력을 수신한다. 논리 게이트(L22)는 풀다운 트랜지스터(M2)를 구동하기 위한 제어 신호(CS2)를 생성하기 위해 하나의 입력으로서 논리 신호(FLS2) 및 선택기 라인(SL)으로부터 선택기 신호로서 다른 입력을 수신한다.
풀업 트랜지스터(630)는 논리 회로(620)로부터 제어 신호(CS1)를 수신하고 풀다운 트랜지스터(625)는 논리 회로(625)로부터 제어 신호(CS2)를 수신한다.
지연 회로(610), 논리 회로(620) 및 풀업 트랜지스터(630)는 각각 도 4를 참조하여 지연 회로(410), 논리 회로(420) 및 풀업 트랜지스터(430)와 유사하다. 더욱이, 지연 회로(615), 논리 회로(625) 및 풀다운 트랜지스터(635)는 각각 도 5를 참조하여 지연 회로(510), 논리 회로(520) 및 풀다운 트랜지스터(530)와 유사하므로, 여기서는 상세한 설명은 생략한다.
요약하면, 레이아웃 구성에 기초한 본 발명의 실시예에서, 열 디코더로부터 전송된 열 선택기 라인 및 행 디코더로부터 전송된 행 선택기 라인의 로딩이 개선되어, 이는 각각의 메모리 셀을 메모리 장치 내의 다수의 뱅크로 분할하지 않고 열 액세스 속도 및 행 액세스 속도를 개선시키게 된다.
본 개시의 범위 또는 사상을 벗어나지 않으면서 개시된 실시예에 대한 다양한 수정 및 변형이 이루어질 수 있음이 당업자에게 명백 할 것이다. 전술한 관점에서, 본 개시는 이하의 청구 범위 및 그 등가물의 범위 내에 있는 한 수정 및 변형을 포함하는 것으로 의도된다.
Claims (19)
- 메모리 장치에 있어서,
복수의 메모리 셀들
을 포함하고,
각 메모리 셀은,
복수의 서브 어레이들 - 상기 서브 어레이들의 각각은 서로 전기적으로 결합됨 -;
상기 서브 어레이들의 적어도 하나의 행을 제어하도록 구성된 행 제어부;
상기 서브 어레이들의 적어도 하나의 열을 제어하도록 구성된 열 제어부;
데이터 액세스 동작 동안 주기적으로 인에이블 되는 상기 서브 어레이들의 각각에 적용된 복수의 감지 증폭기;
상기 서브 어레이들의 각각에 인접하여 배치되고 상기 서브 어레이들에 대응하는 구동 신호를 제공하는 복수의 서브 워드 드라이버들; 및
상기 각 메모리 셀의 에지에 배치된 리피터
를 포함하고,
상기 리피터는,
직렬로 연결된 복수의 인버터를 포함하는 지연 회로 - 상기 지연 회로는 상기 데이터 액세스 동작 동안 선택기 신호를 수신하고 지연 신호를 생성하도록 구성된 -; 및
상기 지연 신호를 수신하고 제어 신호를 생성하도록 구성된 논리 회로
를 포함하는 장치.
- 삭제
- 제1항에 있어서,
상기 지연 회로는,
제1 논리 신호를 생성하기 위해 리셋 신호 및 상기 지연 신호를 수신하도록 구성된 제1 논리 게이트; 및
상기 제어 신호를 생성하기 위해 제1 논리 신호 및 선택기 신호를 수신하도록 구성된 제2 논리 게이트를 포함하고,
상기 제1 논리 게이트 및 상기 제2 논리 게이트는 직렬로 연결되는
장치.
- 제1항에 있어서,
상기 리피터는,
열 선택기 라인을 사용하여 상기 메모리 장치의 적어도 하나의 열에 액세스 하도록 구성된 열 리피터 인
장치.
- 제1항에 있어서,
상기 리피터는,
행 선택기 라인을 사용하여 상기 메모리 장치의 적어도 하나의 행에 액세스 하도록 구성된 행 리피터 인
장치.
- 제1항에 있어서,
상기 리피터는 풀업 리피터인
장치.
- 제6항에 있어서,
상기 리피터는,
상기 논리 회로로부터 상기 제어 신호를 수신하도록 구성된 풀업 트랜지스터
를 더 포함하는
장치.
- 제7항에 있어서,
상기 풀업 트랜지스터는,
전원에 결합된 소스 단자;
상기 선택기 신호에 결합된 드레인 단자; 및
상기 논리 회로의 출력에 결합된 제어 단자
를 포함하는
장치.
- 제7항에 있어서,
상기 논리 회로는,
제1 논리 게이트 - 상기 제1 논리 게이트는 2-입력 NOR 게이트 인 -; 및
제2 논리 게이트 - 상기 제2 논리 게이트는 2-입력 NAND 게이트 인 -
를 포함하는
장치.
- 제1항에 있어서,
상기 리피터는 풀다운 리피터 인
장치.
- 제10항에 있어서,
상기 리피터는:
상기 논리 회로로부터 상기 제어 신호를 수신하도록 구성된 풀다운 트랜지스터
를 더 포함하는
장치.
- 제11항에 있어서,
상기 풀다운 트랜지스터는:
접지에 결합된 소스 단자;
상기 선택기 신호에 결합된 드레인 단자; 및
상기 논리 회로의 출력에 결합된 제어 단자
를 포함하는
장치.
- 제11항에 있어서,
상기 논리 회로는:
제1 논리 게이트 - 상기 제1 논리 게이트는 2-입력 NOR 게이트 인 -; 및
제2 논리 게이트 - 상기 제2 논리 게이트는 2-입력 NAND 게이트 인 -
를 포함하는
장치.
- 제1항에 있어서,
상기 리피터는 푸시풀 리피터 인
장치.
- 제14항에 있어서,
상기 리피터는,
각각 제1 지연 신호 및 제2 지연 신호를 생성하도록 구성된 복수의 지연 회로들 - 상기 지연 회로들의 각각은, 직렬로 연결된 복수의 인버터를 포함함 -;
대응하는 지연 회로들에 결합된 복수의 논리 회로들 - 상기 복수의 논리 회로들은, 각각, 제1 제어 신호를 생성하기 위하여 상기 제1 지연 신호를 수신하고 제2 제어 신호를 생성하기 위하여 상기 제2 지연 신호를 수신하도록 구성됨 -
상기 논리 회로로부터 상기 제1 제어 신호를 수신하도록 구성된 풀업 트랜지스터; 및
상기 논리 회로로부터 상기 제2 제어 신호를 수신하도록 구성된 풀다운 트랜지스터
를 더 포함하는
장치.
- 제15항에 있어서,
상기 지연 회로는:
상기 데이터 액세스 동작 동안 선택기 신호를 수신하고 제1 지연 신호를 생성하도록 구성된 제1 지연 회로; 및
상기 데이터 액세스 동작 동안 선택기 신호를 수신하고 제2 지연 신호를 생성하도록 구성된 제2 지연 회로
를 포함하는
장치.
- 제16항에 있어서,
상기 논리 회로는:
상기 제1 지연 신호를 수신하고 제1 제어 신호를 생성하도록 구성된 제1 논리 회로; 및
상기 제2 지연 신호를 수신하고 제2 제어 신호를 생성하도록 구성된 제2 논리 회로
를 포함하는
장치.
- 제15항에 있어서,
상기 풀업 트랜지스터는:
전원에 결합된 소스 단자;
선택기 신호에 결합된 드레인 단자; 및
상기 논리 회로의 출력에 결합된 제어 단자
를 포함하는
장치.
- 제15항에 있어서,
상기 풀다운 트랜지스터는:
접지에 결합된 소스 단자;
선택기 신호에 결합된 드레인 단자; 및
상기 논리 회로의 출력에 결합된 제어 단자
를 포함하는
장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200013721A KR102324988B1 (ko) | 2020-02-05 | 2020-02-05 | 메모리 장치의 어레이 에지 리피터 |
Applications Claiming Priority (1)
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2020
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