JPS6412096B2 - - Google Patents
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- JPS6412096B2 JPS6412096B2 JP12980682A JP12980682A JPS6412096B2 JP S6412096 B2 JPS6412096 B2 JP S6412096B2 JP 12980682 A JP12980682 A JP 12980682A JP 12980682 A JP12980682 A JP 12980682A JP S6412096 B2 JPS6412096 B2 JP S6412096B2
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- Japan
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- memory
- gate array
- section
- area
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- 230000015654 memory Effects 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はセミ・カスタムLSI手法により構成さ
れるメモリ付ゲートアレイに関する。
れるメモリ付ゲートアレイに関する。
一般に、新たな論理LSI（即ち、所謂フルカス
タムLSI）を作ろうとすると、その製作には膨大
な開発期間並びに費用がかかるため、この種LSI
の多品種少量生産はできない。そこで、LSIを短
期間に、しかも低コストで少量生産できる手段と
して、ゲートアレイ（セミカスタムLSI）と呼ば
れるLSI設計、製作技術が普及してきた。
タムLSI）を作ろうとすると、その製作には膨大
な開発期間並びに費用がかかるため、この種LSI
の多品種少量生産はできない。そこで、LSIを短
期間に、しかも低コストで少量生産できる手段と
して、ゲートアレイ（セミカスタムLSI）と呼ば
れるLSI設計、製作技術が普及してきた。
しかしながら現存するこの種ゲートアレイは、
第１図に示される如く、単にセル１内にトランジ
スタアレイ２が作られ、その上に金属配線を施す
ことによつてカスタム論理を組立てる方式であ
る。
第１図に示される如く、単にセル１内にトランジ
スタアレイ２が作られ、その上に金属配線を施す
ことによつてカスタム論理を組立てる方式であ
る。
従つてこのような方式にあつては、組合せ、順
序回路の設計は効率良く行なうことができるが、
例えばジエネラルレジスタ、フローテイングレジ
スタ等を含む各種メモリ素子の設計を行なおうと
すると、チツプ上のトランジスタを多数個必要と
することから、メモリ容量を多く採ることができ
ず、かつメモリセルの所要面積を小さくできない
ため、メモリスピードを上げることができないと
いう欠点を有していた。
序回路の設計は効率良く行なうことができるが、
例えばジエネラルレジスタ、フローテイングレジ
スタ等を含む各種メモリ素子の設計を行なおうと
すると、チツプ上のトランジスタを多数個必要と
することから、メモリ容量を多く採ることができ
ず、かつメモリセルの所要面積を小さくできない
ため、メモリスピードを上げることができないと
いう欠点を有していた。
本発明は上記実情に鑑みなされたもので、同一
チツプ内に、予め構成されたメモリ部と他の論理
構成のためのトランジスタアレイとを並置し、か
つそのメモリ構成を任意に選択できる構成とし
て、所望するメモリを容易に持たせることがで
き、応用範囲を大幅に拡充することのできるメモ
リ付ゲートアレイを提供することを目的とする。
チツプ内に、予め構成されたメモリ部と他の論理
構成のためのトランジスタアレイとを並置し、か
つそのメモリ構成を任意に選択できる構成とし
て、所望するメモリを容易に持たせることがで
き、応用範囲を大幅に拡充することのできるメモ
リ付ゲートアレイを提供することを目的とする。
本発明はチツプ内面積を２つの領域に区分し、
その一方の領域に、トランジスタアレイのみによ
るゲートアレイを配置し、他方の領域に、トラン
ジスタアレイ上で構成されるメモリ素子構造では
なく、当初よりメモリ専用に組まれたメモリブロ
ツクを配置したゲートアレイのマスタパターンを
用意して、金属配線工程の際に、任意のビツト・
ワード単位をもつメモリブロツクを得ることので
きるようにしたものである。これにより、限られ
たチツプ内面積の狭い特定領域に、トランジスタ
アレイ上で構成されるメモリ容量よりも大きな容
量のメモリをおくことができ、使用用途に応じた
所望単位構成のメモリを容易に得ることができる
ことから、極めて応用範囲の広いメモリ付ゲート
アレイLSIとなる。
その一方の領域に、トランジスタアレイのみによ
るゲートアレイを配置し、他方の領域に、トラン
ジスタアレイ上で構成されるメモリ素子構造では
なく、当初よりメモリ専用に組まれたメモリブロ
ツクを配置したゲートアレイのマスタパターンを
用意して、金属配線工程の際に、任意のビツト・
ワード単位をもつメモリブロツクを得ることので
きるようにしたものである。これにより、限られ
たチツプ内面積の狭い特定領域に、トランジスタ
アレイ上で構成されるメモリ容量よりも大きな容
量のメモリをおくことができ、使用用途に応じた
所望単位構成のメモリを容易に得ることができる
ことから、極めて応用範囲の広いメモリ付ゲート
アレイLSIとなる。
以下図面を参照して本発明の一実施例を説明す
る。
る。
第２図は本発明の一実施例におけるメモリ付ゲ
ートアレイを示すブロツク図であり、セル１０内
の略半分の領域A1にメモリ部１１を配置し、残
る領域A2には従来通りのトランジスタアレイ部
１２を配置している。
ートアレイを示すブロツク図であり、セル１０内
の略半分の領域A1にメモリ部１１を配置し、残
る領域A2には従来通りのトランジスタアレイ部
１２を配置している。
第３図は上記メモリ部１１の構成例を示したも
ので、ここでは８ビツト×８ワード構成の４組の
メモリブロツク１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
を上記第２図に示す領域A1に配置してある。こ
の４組のメモリブロツク１１Ａ，１１Ｂ，１１
Ｃ，１１Ｄは互に切り離されている。
ので、ここでは８ビツト×８ワード構成の４組の
メモリブロツク１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
を上記第２図に示す領域A1に配置してある。こ
の４組のメモリブロツク１１Ａ，１１Ｂ，１１
Ｃ，１１Ｄは互に切り離されている。
第４図は上記一実施例におけるメモリ付ゲート
アレイの具体的な回路ブロツク図である。図中、
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄは前述のメモリ
ブロツク、２１，２２はアドレスデコーダ、２３
はセレクタ、ADLはアドレスライン、ELはコン
トロール（イネーブル信号）ライン、MDLはメ
モリデータラインである。これら図中の各ブロツ
クは専用のゲート構成で予め作られ、又図中のブ
ロツク内における配線も予めなされている。
アレイの具体的な回路ブロツク図である。図中、
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄは前述のメモリ
ブロツク、２１，２２はアドレスデコーダ、２３
はセレクタ、ADLはアドレスライン、ELはコン
トロール（イネーブル信号）ライン、MDLはメ
モリデータラインである。これら図中の各ブロツ
クは専用のゲート構成で予め作られ、又図中のブ
ロツク内における配線も予めなされている。
ここで一実施例の動作について説明する。一実
施例のメモリ付ゲートアレイは、第２図に示され
る如く、ゲートアレイチツプ１０上の約1/2の面
積にメモリ部１１を配置する。メモリ部１１は、
ここでは第３図に示す如く、８ビツト×８ワード
を１組として４組のメモリブロツク１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄでなる。このようなメモリブ
ロツク構成でなるメモリ付ゲートアレイは、第４
図に示すような回路構成が予め作られているもの
とする。即ち、８ビツト×８ワードを１ブロツク
とする４つのメモリブロツク１１Ａ，１１Ｂ，１
１Ｃ，１１Ｄは、アドレスデコーダD8，２１に
より、０〜７番地に該当するメモリ内容をリー
ド／ライトすることができる。このアドレスデコ
ーダD8，２１は他のアドレスデコーダD4，２２
と共に予め組まれている、即ち作り付けとなつて
いる。又、アドレスデコーダD4，２２の出力は、
メモリブロツク１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
からの出力データを選択し、メモリデータライン
MDLに出力するセレクタ２３に対するセレクト
信号Ａ８，Ａ４、Ａ８，４、８，Ａ４、
８，４となる。即ち、例えばアドレスライン
ADLのＡ８，Ａ４ラインの入力が“Ｈ，Ｌ”で
あつたときは、Ａ８，４でセレクトされる８ビ
ツトのメモリ内容（メモリブロツク１１Ｂの内
容）がメモリデータラインMDLへ出力される。
このときはコントロールラインELのEM8（イネー
ブル8bit）信号がオンである必要がある。同様に
EN16（イネーブル16bit）信号がオンのとき、Ａ
４又は４に対応して、上位16ビツト、又は下位
16ビツトのメモリデータがメモリデータライン
MDLよりリード／ライトされる。更にEN32（イ
ネーブル32bit）信号がオンのときには、メモリ
データラインMDLより32ビツトのメモリデータ
をリード／ライトすることができる。第４図の実
施例に示される範囲内までは実際に配線が施され
ているが、第２図に示す他のトランジスタアレイ
部１２との間の結線は成されていない。この結果
は全体の論理が固まり、当該チツプのパーソナラ
イズが成される工程（金属配線工程）で実施され
る。正確には、メモリ部１１上の金属配線も、最
後のパーソナライズ工程で、他の結線と同時に行
なわれる。但し、メモリ部１１の配線パターンは
常に決められたものとなつている。
施例のメモリ付ゲートアレイは、第２図に示され
る如く、ゲートアレイチツプ１０上の約1/2の面
積にメモリ部１１を配置する。メモリ部１１は、
ここでは第３図に示す如く、８ビツト×８ワード
を１組として４組のメモリブロツク１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄでなる。このようなメモリブ
ロツク構成でなるメモリ付ゲートアレイは、第４
図に示すような回路構成が予め作られているもの
とする。即ち、８ビツト×８ワードを１ブロツク
とする４つのメモリブロツク１１Ａ，１１Ｂ，１
１Ｃ，１１Ｄは、アドレスデコーダD8，２１に
より、０〜７番地に該当するメモリ内容をリー
ド／ライトすることができる。このアドレスデコ
ーダD8，２１は他のアドレスデコーダD4，２２
と共に予め組まれている、即ち作り付けとなつて
いる。又、アドレスデコーダD4，２２の出力は、
メモリブロツク１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
からの出力データを選択し、メモリデータライン
MDLに出力するセレクタ２３に対するセレクト
信号Ａ８，Ａ４、Ａ８，４、８，Ａ４、
８，４となる。即ち、例えばアドレスライン
ADLのＡ８，Ａ４ラインの入力が“Ｈ，Ｌ”で
あつたときは、Ａ８，４でセレクトされる８ビ
ツトのメモリ内容（メモリブロツク１１Ｂの内
容）がメモリデータラインMDLへ出力される。
このときはコントロールラインELのEM8（イネー
ブル8bit）信号がオンである必要がある。同様に
EN16（イネーブル16bit）信号がオンのとき、Ａ
４又は４に対応して、上位16ビツト、又は下位
16ビツトのメモリデータがメモリデータライン
MDLよりリード／ライトされる。更にEN32（イ
ネーブル32bit）信号がオンのときには、メモリ
データラインMDLより32ビツトのメモリデータ
をリード／ライトすることができる。第４図の実
施例に示される範囲内までは実際に配線が施され
ているが、第２図に示す他のトランジスタアレイ
部１２との間の結線は成されていない。この結果
は全体の論理が固まり、当該チツプのパーソナラ
イズが成される工程（金属配線工程）で実施され
る。正確には、メモリ部１１上の金属配線も、最
後のパーソナライズ工程で、他の結線と同時に行
なわれる。但し、メモリ部１１の配線パターンは
常に決められたものとなつている。
第５図乃至第７図は、それぞれ他の実施例を示
している。第５図はチツプ内の特定領域に16ビツ
ト×16ワードのジエネラルレジスタGRA，GRB，
GRC，GRDを構成した場合、第６図は上記領域に
32ビツト×８ワードのフローテイングレジスタ
FRA，FRB，FRC，FRDを構成した場合、第７図
は上記領域に８ビツト×32ワードのスクラツチパ
ツドメモリSPA，SPB，SPC，SPDを構成した場合
を示している。
している。第５図はチツプ内の特定領域に16ビツ
ト×16ワードのジエネラルレジスタGRA，GRB，
GRC，GRDを構成した場合、第６図は上記領域に
32ビツト×８ワードのフローテイングレジスタ
FRA，FRB，FRC，FRDを構成した場合、第７図
は上記領域に８ビツト×32ワードのスクラツチパ
ツドメモリSPA，SPB，SPC，SPDを構成した場合
を示している。
尚、上記した実施例において、４組の各メモリ
ブロツクをｍ＋１ビツト×ｎワード構成として、
ｍ＋１ビツト目をパリテイビツトとし、かつパリ
テイ発生回路及びパリテイチエツク回路を予め組
込むことにより、パリテイ機能付のメモリをもた
せることができる。
ブロツクをｍ＋１ビツト×ｎワード構成として、
ｍ＋１ビツト目をパリテイビツトとし、かつパリ
テイ発生回路及びパリテイチエツク回路を予め組
込むことにより、パリテイ機能付のメモリをもた
せることができる。
上述の如くしてメモリ付ゲートアレイを実現し
たことにより、メモリ部１１の所要面積は、トラ
ンジスタアレイ上で同一容量のメモリを構成する
際の同面積に比して大幅にコンパクト化でき、か
つメモリの構成方法（ビツトとワードの組み方）
も自由度が得られるので、極めて応用範囲の広い
ゲートアレイとなる。
たことにより、メモリ部１１の所要面積は、トラ
ンジスタアレイ上で同一容量のメモリを構成する
際の同面積に比して大幅にコンパクト化でき、か
つメモリの構成方法（ビツトとワードの組み方）
も自由度が得られるので、極めて応用範囲の広い
ゲートアレイとなる。
以上詳記したように本発明のメモリ付ゲートア
レイによれば、チツプ内面積を２つの領域に区分
し、その一方の領域に、トランジスタアレイのみ
によるゲートを配置し、他方の領域に、当初より
組まれたメモリブロツクを配置して、金属配線工
程の際に、任意のビツト、ワード単位をもつメモ
リブロツクを得る構成としたことにより、使用用
途に応じた所望単位構成のメモリを容易に得るこ
とができ、応用範囲を大幅に拡充できる。
レイによれば、チツプ内面積を２つの領域に区分
し、その一方の領域に、トランジスタアレイのみ
によるゲートを配置し、他方の領域に、当初より
組まれたメモリブロツクを配置して、金属配線工
程の際に、任意のビツト、ワード単位をもつメモ
リブロツクを得る構成としたことにより、使用用
途に応じた所望単位構成のメモリを容易に得るこ
とができ、応用範囲を大幅に拡充できる。
第１図は従来のゲートアレイ構成を示すブロツ
ク図、第２図は本発明の一実施例を示すブロツク
図、第３図は上記実施例のメモリブロツク構成例
を示すブロツク図、第４図は上記実施例の具体的
な回路構成例を示す回路ブロツク図、第５図乃至
第７図はそれぞれ他の実施例におけるメモリブロ
ツク構成を示すブロツク図である。 １０…セル、１１…メモリ部、１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄ…メモリブロツク、１２…ト
ランジスタアレイ部。
ク図、第２図は本発明の一実施例を示すブロツク
図、第３図は上記実施例のメモリブロツク構成例
を示すブロツク図、第４図は上記実施例の具体的
な回路構成例を示す回路ブロツク図、第５図乃至
第７図はそれぞれ他の実施例におけるメモリブロ
ツク構成を示すブロツク図である。 １０…セル、１１…メモリ部、１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄ…メモリブロツク、１２…ト
ランジスタアレイ部。
Claims (1)
- １ 金属配線工程を残したゲートアレイのマスタ
パターンにおいて、その一部特定領域に、複数の
メモリブロツクからなるメモリ部と、このメモリ
部のアドレスの入力ラインと、前記入力ラインを
介して供給されるアドレスをデコードするデコー
ド部と、任意の数のメモリブロツクのデータの入
出力を同時に選択する選択部とを配置しておき、
前記選択部により選択される前記メモリブロツク
の数を金属配線時に設定する構成としたことを特
徴とするメモリ付ゲートアレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129806A JPS5919367A (ja) | 1982-07-26 | 1982-07-26 | メモリ付ゲ−トアレイ |
| DE3326943A DE3326943C2 (de) | 1982-07-26 | 1983-07-26 | Halbleiteranordnung |
| US06/902,091 US4675849A (en) | 1982-07-26 | 1986-08-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129806A JPS5919367A (ja) | 1982-07-26 | 1982-07-26 | メモリ付ゲ−トアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919367A JPS5919367A (ja) | 1984-01-31 |
| JPS6412096B2 true JPS6412096B2 (ja) | 1989-02-28 |
Family
ID=15018678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129806A Granted JPS5919367A (ja) | 1982-07-26 | 1982-07-26 | メモリ付ゲ−トアレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4675849A (ja) |
| JP (1) | JPS5919367A (ja) |
| DE (1) | DE3326943C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122092U (ja) * | 1990-03-23 | 1991-12-12 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5924491A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| DE3480443D1 (en) * | 1984-05-14 | 1989-12-14 | Ibm Deutschland | Semiconductor memory |
| JPH0770692B2 (ja) * | 1984-05-31 | 1995-07-31 | 富士通株式会社 | 半導体記憶装置 |
| DE3585756D1 (de) * | 1984-07-02 | 1992-05-07 | Fujitsu Ltd | Halbleiterschaltungsanordnung in hauptscheibentechnik. |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
| JPS629586A (ja) * | 1985-07-08 | 1987-01-17 | Oki Electric Ind Co Ltd | 半導体ランダムアクセスメモリ装置 |
| US5231603A (en) * | 1985-07-22 | 1993-07-27 | Microchip Technology Incorporated | Variable page ROM |
| JP2534652B2 (ja) * | 1985-10-15 | 1996-09-18 | 日本電気株式会社 | 半導体集積回路 |
| JPH0750555B2 (ja) * | 1986-02-07 | 1995-05-31 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPS63140551A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63163645A (ja) * | 1986-12-26 | 1988-07-07 | Ricoh Co Ltd | 二次元配列メモリ装置 |
| US4922441A (en) * | 1987-01-19 | 1990-05-01 | Ricoh Company, Ltd. | Gate array device having a memory cell/interconnection region |
| JPS63177235A (ja) * | 1987-01-19 | 1988-07-21 | Fujitsu Ltd | 多次元アクセスメモリ |
| JPS63250149A (ja) * | 1987-04-07 | 1988-10-18 | Mitsubishi Electric Corp | 半導体装置 |
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
| JP2623461B2 (ja) * | 1987-09-16 | 1997-06-25 | 株式会社日立製作所 | ダイナミック型ｒａｍ |
| JPH01105708A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | モールド装置 |
| EP0317666B1 (en) * | 1987-11-23 | 1992-02-19 | Koninklijke Philips Electronics N.V. | Fast operating static ram memory with high storage capacity |
| EP0333207B1 (en) * | 1988-03-18 | 1997-06-11 | Kabushiki Kaisha Toshiba | Mask rom with spare memory cells |
| US4999805A (en) * | 1988-09-09 | 1991-03-12 | Compaa Computer Corporation | Extended input/output circuit board addressing system |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| KR910006849A (ko) * | 1989-09-29 | 1991-04-30 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| US5485418A (en) * | 1990-01-16 | 1996-01-16 | Mitsubishi Denki Kabushiki Kaisha | Associative memory |
| US5150330A (en) * | 1990-01-24 | 1992-09-22 | Vlsi Technology, Inc. | Interblock dispersed-word memory architecture |
| JP3001252B2 (ja) * | 1990-11-16 | 2000-01-24 | 株式会社日立製作所 | 半導体メモリ |
| JPH05267626A (ja) * | 1992-01-24 | 1993-10-15 | Toshiba Corp | ゲートアレイ回路 |
| US5396608A (en) * | 1993-06-28 | 1995-03-07 | Analog Devices, Inc. | Method and apparatus for accessing variable length words in a memory array |
| US5719889A (en) * | 1995-12-20 | 1998-02-17 | International Business Machines Corporation | Programmable parity checking and comparison circuit |
| JP2002025250A (ja) * | 2000-07-03 | 2002-01-25 | Hitachi Ltd | 半導体記憶装置 |
| JP3741053B2 (ja) * | 2002-02-18 | 2006-02-01 | ソニー株式会社 | 画像処理装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3599146A (en) * | 1968-04-19 | 1971-08-10 | Rca Corp | Memory addressing failure detection |
| JPS5610658B2 (ja) * | 1973-10-19 | 1981-03-10 | ||
| IT1052771B (it) * | 1975-12-31 | 1981-07-20 | Olivetti C E C S P A | Dispositivo di indirizzamento di una memoria |
| DE2643482A1 (de) * | 1976-09-27 | 1978-03-30 | Siemens Ag | Halbleiterplaettchen zur herstellung hochintegrierter bausteine |
| US4092728A (en) * | 1976-11-29 | 1978-05-30 | Rca Corporation | Parallel access memory system |
| US4092665A (en) * | 1976-12-29 | 1978-05-30 | Xerox Corporation | Method and means for extracting variable length data from fixed length bytes |
| FR2440657A1 (fr) * | 1978-10-31 | 1980-05-30 | Ibm France | Perfectionnement aux reseaux logiques programmables a fonctions multiples |
| JPS5578561A (en) * | 1978-12-08 | 1980-06-13 | Fujitsu Ltd | Master-slice lsi circuit device |
| US4208728A (en) * | 1978-12-21 | 1980-06-17 | Bell Telephone Laboratories, Incorporated | Programable logic array |
| JPS55150179A (en) * | 1979-05-04 | 1980-11-21 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5624946A (en) * | 1979-08-08 | 1981-03-10 | Fujitsu Ltd | Master slice type integrated circuit |
| US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| JPS58199539A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | マスタ−スライス方式の半導体集積回路装置 |
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
-
1982
- 1982-07-26 JP JP57129806A patent/JPS5919367A/ja active Granted
-
1983
- 1983-07-26 DE DE3326943A patent/DE3326943C2/de not_active Expired
-
1986
- 1986-08-27 US US06/902,091 patent/US4675849A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122092U (ja) * | 1990-03-23 | 1991-12-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3326943A1 (de) | 1984-02-02 |
| US4675849A (en) | 1987-06-23 |
| DE3326943C2 (de) | 1986-02-13 |
| JPS5919367A (ja) | 1984-01-31 |
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