JP2000339983A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 多数の入出力制御回路のチップ専有面積が大
きく、チップ面積が有効に利用されていない。 【解決手段】 各列の複数のメモリアレーに対応してそ
れぞれ１つの入出力制御回路１０，２０，３０を配置
し、それら入出力制御回路１０，２０，３０から各列の
複数のメモリアレーには、グローバルビット線１０ａ，
２０ａ，３０ａを配線して、それら入出力制御回路１
０，２０，３０からグローバルビット線１０ａ，２０
ａ，３０ａを介して各列の複数のメモリアレーにデータ
を入出力制御するように構成することによって、入出力
制御回路の数を激減させることができ、入出力制御回路
によるチップ専有面積を小さくする。
きく、チップ面積が有効に利用されていない。 【解決手段】 各列の複数のメモリアレーに対応してそ
れぞれ１つの入出力制御回路１０，２０，３０を配置
し、それら入出力制御回路１０，２０，３０から各列の
複数のメモリアレーには、グローバルビット線１０ａ，
２０ａ，３０ａを配線して、それら入出力制御回路１
０，２０，３０からグローバルビット線１０ａ，２０
ａ，３０ａを介して各列の複数のメモリアレーにデータ
を入出力制御するように構成することによって、入出力
制御回路の数を激減させることができ、入出力制御回路
によるチップ専有面積を小さくする。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的に書き込
みおよび読み出しが可能なメモリアレーからなる半導体
集積回路装置に関するものである。
みおよび読み出しが可能なメモリアレーからなる半導体
集積回路装置に関するものである。
【０００２】
【従来の技術】図５は従来の半導体集積回路装置の実デ
バイスを示す内部構成図であり、図において、１１〜１
３，２１〜２３，３１〜３３はマトリックス状に分割さ
れた複数のメモリアレーである。１１ａ〜１３ａ，２１
ａ〜２３ａ，３１ａ〜３３ａは各メモリアレーに対応し
て設けられ、行アドレス選択信号に応じて対応するメモ
リアレー内の１行のメモリセルを選択する行デコーダ、
１１ｂ〜１３ｂ，２１ｂ〜２３ｂ，３１ｂ〜３３ｂは各
メモリアレーに対応して設けられ、列アドレス選択信号
に応じて対応するメモリアレー内の上記選択された１行
のメモリセルのうちの１つのメモリセルを選択する列デ
コーダである。１１ｃ〜１３ｃ，２１ｃ〜２３ｃ，３１
ｃ〜３３ｃは各メモリアレーに対応して設けられ、各行
デコーダおよび各列デコーダによって選択されたメモリ
アレーのメモリセルとデータの書き込みおよび読み出し
を行う入出力制御回路、４０は各入出力制御回路とデー
タの伝送を行うデータバスである。
バイスを示す内部構成図であり、図において、１１〜１
３，２１〜２３，３１〜３３はマトリックス状に分割さ
れた複数のメモリアレーである。１１ａ〜１３ａ，２１
ａ〜２３ａ，３１ａ〜３３ａは各メモリアレーに対応し
て設けられ、行アドレス選択信号に応じて対応するメモ
リアレー内の１行のメモリセルを選択する行デコーダ、
１１ｂ〜１３ｂ，２１ｂ〜２３ｂ，３１ｂ〜３３ｂは各
メモリアレーに対応して設けられ、列アドレス選択信号
に応じて対応するメモリアレー内の上記選択された１行
のメモリセルのうちの１つのメモリセルを選択する列デ
コーダである。１１ｃ〜１３ｃ，２１ｃ〜２３ｃ，３１
ｃ〜３３ｃは各メモリアレーに対応して設けられ、各行
デコーダおよび各列デコーダによって選択されたメモリ
アレーのメモリセルとデータの書き込みおよび読み出し
を行う入出力制御回路、４０は各入出力制御回路とデー
タの伝送を行うデータバスである。
【０００３】図６は従来の半導体集積回路装置の実デバ
イスの詳細を示す内部構成図であり、図において、１
１，１２は図５に示したメモリアレー１１，１２に対応
したものである。Ａ０，Ａ１は行デコーダ１２ａから入
力される行アドレス選択信号、Ａ２，Ａ３は列デコーダ
１２ｂから入力される列アドレス選択信号、Ａ４，Ａ５
は行デコーダ１１ａから入力される行アドレス選択信
号、Ａ６，Ａ７は列デコーダ１１ｂから入力される列ア
ドレス選択信号である。１１ｃ，１２ｃは図５に示した
入出力制御回路１１ｃ，１２ｃに対応したものである。
５０は各入出力制御回路とデータの入出力を行うと共
に、行デコーダおよび列デコーダにアドレス信号を入力
する入出力インタフェース回路である。また、メモリア
レー１１，１２において、１１ｏ〜１１ｒ，１２ｏ〜１
２ｒは各１ビットのデータの書き込み可能なメモリセ
ル、１１ｓ，１１ｔ，１２ｓ，１２ｔは列アドレス選択
信号Ａ２，Ａ３、またはＡ６，Ａ７に応じてオン、オフ
するトランジスタである。
イスの詳細を示す内部構成図であり、図において、１
１，１２は図５に示したメモリアレー１１，１２に対応
したものである。Ａ０，Ａ１は行デコーダ１２ａから入
力される行アドレス選択信号、Ａ２，Ａ３は列デコーダ
１２ｂから入力される列アドレス選択信号、Ａ４，Ａ５
は行デコーダ１１ａから入力される行アドレス選択信
号、Ａ６，Ａ７は列デコーダ１１ｂから入力される列ア
ドレス選択信号である。１１ｃ，１２ｃは図５に示した
入出力制御回路１１ｃ，１２ｃに対応したものである。
５０は各入出力制御回路とデータの入出力を行うと共
に、行デコーダおよび列デコーダにアドレス信号を入力
する入出力インタフェース回路である。また、メモリア
レー１１，１２において、１１ｏ〜１１ｒ，１２ｏ〜１
２ｒは各１ビットのデータの書き込み可能なメモリセ
ル、１１ｓ，１１ｔ，１２ｓ，１２ｔは列アドレス選択
信号Ａ２，Ａ３、またはＡ６，Ａ７に応じてオン、オフ
するトランジスタである。
【０００４】次に動作について説明する。図５に示した
ように、マトリックス状に分割された各メモリアレーに
は、行デコーダおよび列デコーダが配置されていると共
に、メモリアレーのメモリセルとデータの書き込みおよ
び読み出しを行う入出力制御回路が配置されている。ま
た、各入出力制御回路とデータの伝送を行うデータバス
４０が、それら各入出力制御回路の配置に応じて、横方
向に複数と、それら複数の横方向のデータバスを接続す
るために縦方向に配線されている。
ように、マトリックス状に分割された各メモリアレーに
は、行デコーダおよび列デコーダが配置されていると共
に、メモリアレーのメモリセルとデータの書き込みおよ
び読み出しを行う入出力制御回路が配置されている。ま
た、各入出力制御回路とデータの伝送を行うデータバス
４０が、それら各入出力制御回路の配置に応じて、横方
向に複数と、それら複数の横方向のデータバスを接続す
るために縦方向に配線されている。
【０００５】また、図６に示した詳細な内部構成図にお
いて、メモリアレー１２のメモリセル１２ｏにデータを
書き込み、およびデータの読み出しを行いたい時は、入
出力インタフェース回路５０から各行デコーダおよび各
列デコーダにアドレス信号を入力すると共に、入出力制
御回路１２ｃに書き込みたいデータを入力する。行デコ
ーダ１２ａ，１１ａおよび列デコーダ１２ｂ，１１ｂは
その入力されたアドレス信号に応じて、Ａ０，Ａ１，Ａ
４，Ａ５にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の
行アドレス選択信号を、また、Ａ２，Ａ３，Ａ６，Ａ７
にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の列アドレ
ス選択信号を入力する。これによって、“Ｈ”レベルを
入力した行アドレス選択信号Ａ０のラインと、“Ｈ”レ
ベルを入力した列アドレス選択信号Ａ２のトランジスタ
がオンしたラインとの交点に配置された、メモリセル１
２ｏのフローティングゲートがオンになり、入出力制御
回路１２ｃから書き込みたいデータを入力すれば、メモ
リセル１２ｏにデータを書き込むことができる。
いて、メモリアレー１２のメモリセル１２ｏにデータを
書き込み、およびデータの読み出しを行いたい時は、入
出力インタフェース回路５０から各行デコーダおよび各
列デコーダにアドレス信号を入力すると共に、入出力制
御回路１２ｃに書き込みたいデータを入力する。行デコ
ーダ１２ａ，１１ａおよび列デコーダ１２ｂ，１１ｂは
その入力されたアドレス信号に応じて、Ａ０，Ａ１，Ａ
４，Ａ５にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の
行アドレス選択信号を、また、Ａ２，Ａ３，Ａ６，Ａ７
にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の列アドレ
ス選択信号を入力する。これによって、“Ｈ”レベルを
入力した行アドレス選択信号Ａ０のラインと、“Ｈ”レ
ベルを入力した列アドレス選択信号Ａ２のトランジスタ
がオンしたラインとの交点に配置された、メモリセル１
２ｏのフローティングゲートがオンになり、入出力制御
回路１２ｃから書き込みたいデータを入力すれば、メモ
リセル１２ｏにデータを書き込むことができる。
【０００６】また、データの読み出しは、同様に行アド
レス選択信号および列アドレス選択信号により、メモリ
セル１２ｏのフローティングゲートをオンにし、入出力
制御回路１２ｃによってそのメモリセル１２ｏのフロー
ティングゲートに書き込まれたデータを出力すれば、メ
モリセル１２ｏから入出力制御回路１２ｃにデータを読
み出すことができる。入出力制御回路１２ｃによって読
み出されたデータは入出力インタフェース回路５０に出
力される。なお、このようなメモリアレーへのデータの
書き込みおよび読み出しは、各列毎のメモリアレーのう
ち、１つのメモリセルに対してのみ実行できるものであ
る。すなわち、図５において、１回のタイミングでアク
セスできるのは、各列毎のメモリアレー１１ａ〜１３
ａ、メモリアレー２１ａ〜２３ａ、メモリアレー３１ａ
〜３３ａに対して、例えば、メモリアレー１２ａのメモ
リセル１２ｏ、メモリアレー２２ａのメモリセル２２
ｏ、メモリアレー３２ａのメモリセル３２ｏに対しての
み実行できるものである。
レス選択信号および列アドレス選択信号により、メモリ
セル１２ｏのフローティングゲートをオンにし、入出力
制御回路１２ｃによってそのメモリセル１２ｏのフロー
ティングゲートに書き込まれたデータを出力すれば、メ
モリセル１２ｏから入出力制御回路１２ｃにデータを読
み出すことができる。入出力制御回路１２ｃによって読
み出されたデータは入出力インタフェース回路５０に出
力される。なお、このようなメモリアレーへのデータの
書き込みおよび読み出しは、各列毎のメモリアレーのう
ち、１つのメモリセルに対してのみ実行できるものであ
る。すなわち、図５において、１回のタイミングでアク
セスできるのは、各列毎のメモリアレー１１ａ〜１３
ａ、メモリアレー２１ａ〜２３ａ、メモリアレー３１ａ
〜３３ａに対して、例えば、メモリアレー１２ａのメモ
リセル１２ｏ、メモリアレー２２ａのメモリセル２２
ｏ、メモリアレー３２ａのメモリセル３２ｏに対しての
み実行できるものである。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、マトリックス
状に分割された各メモリアレーには、メモリアレーのメ
モリセルとデータの書き込みおよび読み出しを行う入出
力制御回路が１対１で配置されており、これら多数の入
出力制御回路のチップ専有面積が大きく、チップ面積が
有効に利用されていない課題があった。また、各入出力
制御回路とデータの伝送を行うデータバス４０が、それ
ら各入出力制御回路の配置に応じて、横方向に複数と、
それら複数の横方向のデータバス４０を接続するために
縦方向に配線されており、これら多数のデータバス４０
もチップ専有面積が大きく、チップ面積が有効に利用さ
れていないなどの課題があった。
装置は以上のように構成されているので、マトリックス
状に分割された各メモリアレーには、メモリアレーのメ
モリセルとデータの書き込みおよび読み出しを行う入出
力制御回路が１対１で配置されており、これら多数の入
出力制御回路のチップ専有面積が大きく、チップ面積が
有効に利用されていない課題があった。また、各入出力
制御回路とデータの伝送を行うデータバス４０が、それ
ら各入出力制御回路の配置に応じて、横方向に複数と、
それら複数の横方向のデータバス４０を接続するために
縦方向に配線されており、これら多数のデータバス４０
もチップ専有面積が大きく、チップ面積が有効に利用さ
れていないなどの課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、チップ面積を有効に利用すること
ができる半導体集積回路装置を得ることを目的とする。
めになされたもので、チップ面積を有効に利用すること
ができる半導体集積回路装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、各列の複数のメモリアレーに対応して設
けられると共に、それら各列の各メモリアレーにグロー
バルビット線を介して接続され、列デコーダによって選
択されたメモリアレーのメモリセルとデータの書き込み
および読み出しを行う入出力制御回路を備えたものであ
る。
積回路装置は、各列の複数のメモリアレーに対応して設
けられると共に、それら各列の各メモリアレーにグロー
バルビット線を介して接続され、列デコーダによって選
択されたメモリアレーのメモリセルとデータの書き込み
および読み出しを行う入出力制御回路を備えたものであ
る。
【００１０】この発明に係る半導体集積回路装置は、グ
ローバルビット線を、メモリアレー、行デコーダ、およ
び列デコーダの周辺に配線したものである。
ローバルビット線を、メモリアレー、行デコーダ、およ
び列デコーダの周辺に配線したものである。
【００１１】この発明に係る半導体集積回路装置は、入
出力制御回路を、１辺に配置したものである。
出力制御回路を、１辺に配置したものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の基本構成を示す内部構成図であり、
図において、１は半導体集積回路装置、１０１はメモリ
アレー、１０１ａはメモリアレー１０１内のメモリセル
を選択する行デコーダ、１０１ｂはメモリアレー１０１
内のメモリセルを選択する列デコーダである。１００は
行デコーダ１０１ａおよび各列デコーダ１０１ｂによっ
て選択されたメモリアレー１０１のメモリセルとデータ
の書き込みおよび読み出しを行う入出力制御回路、５０
は各入出力制御回路とデータの入出力を行うと共に、行
デコーダ１０１ａおよび列デコーダ１０１ｂにアドレス
信号を入力する入出力インタフェース回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の基本構成を示す内部構成図であり、
図において、１は半導体集積回路装置、１０１はメモリ
アレー、１０１ａはメモリアレー１０１内のメモリセル
を選択する行デコーダ、１０１ｂはメモリアレー１０１
内のメモリセルを選択する列デコーダである。１００は
行デコーダ１０１ａおよび各列デコーダ１０１ｂによっ
て選択されたメモリアレー１０１のメモリセルとデータ
の書き込みおよび読み出しを行う入出力制御回路、５０
は各入出力制御回路とデータの入出力を行うと共に、行
デコーダ１０１ａおよび列デコーダ１０１ｂにアドレス
信号を入力する入出力インタフェース回路である。
【００１３】図２はこの発明の実施の形態１による半導
体集積回路装置の基本構成の詳細を示す内部構成図であ
り、図において、２はメモリセル、３はトランジスタを
それぞれ示す。Ａ０，Ａ１は行デコーダ１０１ａから入
力される行アドレス選択信号、Ａ２，Ａ３は列デコーダ
１０１ｂから入力される列アドレス選択信号、メモリア
レー１０１において、１０１ｏ〜１０１ｒは各１ビット
のデータの書き込み可能なメモリセル、１０１ｓ，１０
１ｔは列アドレス選択信号Ａ２，Ａ３に応じてオン、オ
フするトランジスタである。
体集積回路装置の基本構成の詳細を示す内部構成図であ
り、図において、２はメモリセル、３はトランジスタを
それぞれ示す。Ａ０，Ａ１は行デコーダ１０１ａから入
力される行アドレス選択信号、Ａ２，Ａ３は列デコーダ
１０１ｂから入力される列アドレス選択信号、メモリア
レー１０１において、１０１ｏ〜１０１ｒは各１ビット
のデータの書き込み可能なメモリセル、１０１ｓ，１０
１ｔは列アドレス選択信号Ａ２，Ａ３に応じてオン、オ
フするトランジスタである。
【００１４】次に動作について説明する。この実施の形
態１は、フラッシュメモリからなる半導体集積回路装置
を示すものである。図２のメモリセル２に示したよう
に、メモリセル２にはトランジスタ３とは異なりフロー
ティングゲートが設けられている。図１において、半導
体集積回路装置１にデータを書き込む場合、入出力イン
タフェース回路５０に行および列のアドレス信号、制御
信号、およびデータが入力され、その入出力インタフェ
ース回路５０から行デコーダ１０１ａに行のアドレス信
号が出力され、同様に、列デコーダ１０１ｂに列のアド
レス信号が、入出力制御回路１００にデータが出力され
る。
態１は、フラッシュメモリからなる半導体集積回路装置
を示すものである。図２のメモリセル２に示したよう
に、メモリセル２にはトランジスタ３とは異なりフロー
ティングゲートが設けられている。図１において、半導
体集積回路装置１にデータを書き込む場合、入出力イン
タフェース回路５０に行および列のアドレス信号、制御
信号、およびデータが入力され、その入出力インタフェ
ース回路５０から行デコーダ１０１ａに行のアドレス信
号が出力され、同様に、列デコーダ１０１ｂに列のアド
レス信号が、入出力制御回路１００にデータが出力され
る。
【００１５】図２に示すように、ここで、アドレス信号
がメモリアレー１０１のメモリセル１０１ｏを指定して
いる時は、行デコーダ１０１ａ、および列デコーダ１０
１ｂはその入力されたアドレス信号に応じて、Ａ０，Ａ
１にそれぞれ“Ｈ”，“Ｌ”の行アドレス選択信号を、
また、Ａ２，Ａ３にそれぞれ“Ｈ”，“Ｌ”の列アドレ
ス選択信号を入力する。これによって、“Ｈ”レベルを
入力した行アドレス選択信号Ａ０のワード線と、“Ｈ”
レベルを入力した列アドレス選択信号Ａ２のトランジス
タ１０１ｓがオンしたデータ線との交点に配置された、
メモリセル１０１ｏのフローティングゲートがオンにな
り、入出力制御回路１００からデータ線を介して書き込
みたいデータを入力すれば、メモリセル１０１ｏのフロ
ーティングゲートにデータを書き込むことができる。
がメモリアレー１０１のメモリセル１０１ｏを指定して
いる時は、行デコーダ１０１ａ、および列デコーダ１０
１ｂはその入力されたアドレス信号に応じて、Ａ０，Ａ
１にそれぞれ“Ｈ”，“Ｌ”の行アドレス選択信号を、
また、Ａ２，Ａ３にそれぞれ“Ｈ”，“Ｌ”の列アドレ
ス選択信号を入力する。これによって、“Ｈ”レベルを
入力した行アドレス選択信号Ａ０のワード線と、“Ｈ”
レベルを入力した列アドレス選択信号Ａ２のトランジス
タ１０１ｓがオンしたデータ線との交点に配置された、
メモリセル１０１ｏのフローティングゲートがオンにな
り、入出力制御回路１００からデータ線を介して書き込
みたいデータを入力すれば、メモリセル１０１ｏのフロ
ーティングゲートにデータを書き込むことができる。
【００１６】また、データの読み出しは、図１におい
て、入出力インタフェース回路５０に行および列のアド
レス信号、および制御信号が入力され、その入出力イン
タフェース回路５０から行デコーダ１０１ａに行のアド
レス信号が出力され、同様に、列デコーダ１０１ｂに列
のアドレス信号が出力される。図２に示すように、ここ
で、アドレス信号がメモリアレー１０１のメモリセル１
０１ｏを指定している時は、同様に行デコーダ１０１
ａ、および列デコーダ１０１ｂはその入力されたアドレ
ス信号に応じて、メモリセル１０１ｏのフローティング
ゲートがオンになるような行アドレス選択信号、および
列アドレス選択信号を出力し、入出力制御回路１００か
らデータ線を介してメモリセル１０１ｏのフローティン
グゲートに書き込まれたデータを読み出すことができ
る。入出力制御回路１００によって読み出されたデータ
は入出力インタフェース回路５０に出力され、さらに、
入出力インタフェース回路５０からその読み出されたデ
ータが出力される。
て、入出力インタフェース回路５０に行および列のアド
レス信号、および制御信号が入力され、その入出力イン
タフェース回路５０から行デコーダ１０１ａに行のアド
レス信号が出力され、同様に、列デコーダ１０１ｂに列
のアドレス信号が出力される。図２に示すように、ここ
で、アドレス信号がメモリアレー１０１のメモリセル１
０１ｏを指定している時は、同様に行デコーダ１０１
ａ、および列デコーダ１０１ｂはその入力されたアドレ
ス信号に応じて、メモリセル１０１ｏのフローティング
ゲートがオンになるような行アドレス選択信号、および
列アドレス選択信号を出力し、入出力制御回路１００か
らデータ線を介してメモリセル１０１ｏのフローティン
グゲートに書き込まれたデータを読み出すことができ
る。入出力制御回路１００によって読み出されたデータ
は入出力インタフェース回路５０に出力され、さらに、
入出力インタフェース回路５０からその読み出されたデ
ータが出力される。
【００１７】図３はこの発明の実施の形態１による半導
体集積回路装置の実デバイスを示す内部構成図であり、
図において、１１〜１３，２１〜２３，３１〜３３はマ
トリックス状に分割された複数のメモリアレーである。
１１ａ〜１３ａ，２１ａ〜２３ａ，３１ａ〜３３ａは各
メモリアレーに対応して設けられ、行アドレス選択信号
に応じて対応するメモリアレー内の１行のメモリセルを
選択する行デコーダ、１１ｂ〜１３ｂ，２１ｂ〜２３
ｂ，３１ｂ〜３３ｂは各メモリアレーに対応して設けら
れ、列アドレス選択信号に応じて対応するメモリアレー
内の上記選択された１行のメモリセルのうちの１つのメ
モリセルを選択する列デコーダである。また、１０，２
０，３０は各列の複数のメモリアレーに対応して設けら
れると共に、それら各列の各メモリアレーにグローバル
ビット線１０ａ，２０ａ，３０ａを介して接続され、列
デコーダによって選択されたメモリアレーのメモリセル
とデータの書き込みおよび読み出しを行う入出力制御回
路、６０は各入出力制御回路１０，２０，３０とデータ
の伝送を行うデータバスである。
体集積回路装置の実デバイスを示す内部構成図であり、
図において、１１〜１３，２１〜２３，３１〜３３はマ
トリックス状に分割された複数のメモリアレーである。
１１ａ〜１３ａ，２１ａ〜２３ａ，３１ａ〜３３ａは各
メモリアレーに対応して設けられ、行アドレス選択信号
に応じて対応するメモリアレー内の１行のメモリセルを
選択する行デコーダ、１１ｂ〜１３ｂ，２１ｂ〜２３
ｂ，３１ｂ〜３３ｂは各メモリアレーに対応して設けら
れ、列アドレス選択信号に応じて対応するメモリアレー
内の上記選択された１行のメモリセルのうちの１つのメ
モリセルを選択する列デコーダである。また、１０，２
０，３０は各列の複数のメモリアレーに対応して設けら
れると共に、それら各列の各メモリアレーにグローバル
ビット線１０ａ，２０ａ，３０ａを介して接続され、列
デコーダによって選択されたメモリアレーのメモリセル
とデータの書き込みおよび読み出しを行う入出力制御回
路、６０は各入出力制御回路１０，２０，３０とデータ
の伝送を行うデータバスである。
【００１８】図４はこの発明の実施の形態１による半導
体集積回路装置の実デバイスの詳細を示す内部構成図で
あり、図において、１１，１２は図３に示したメモリア
レー１１，１２に対応したものである。Ａ０，Ａ１は行
デコーダ１２ａから入力される行アドレス選択信号、Ａ
２，Ａ３は列デコーダ１２ｂから入力される列アドレス
選択信号、Ａ４，Ａ５は行デコーダ１１ａから入力され
る行アドレス選択信号、Ａ６，Ａ７は列デコーダ１１ｂ
から入力される列アドレス選択信号である。１０は図３
に示した入出力制御回路１０に対応したものである。５
０は各入出力制御回路とデータの入出力を行うと共に、
行デコーダおよび列デコーダにアドレス信号を入力する
入出力インタフェース回路である。また、メモリアレー
１１，１２において、１１ｏ〜１１ｒ，１２ｏ〜１２ｒ
は各１ビットのデータの書き込み可能なメモリセル、１
１ｓ，１１ｔ，１２ｓ，１２ｔは列アドレス選択信号Ａ
２，Ａ３、またはＡ６，Ａ７に応じてオン、オフするト
ランジスタである。
体集積回路装置の実デバイスの詳細を示す内部構成図で
あり、図において、１１，１２は図３に示したメモリア
レー１１，１２に対応したものである。Ａ０，Ａ１は行
デコーダ１２ａから入力される行アドレス選択信号、Ａ
２，Ａ３は列デコーダ１２ｂから入力される列アドレス
選択信号、Ａ４，Ａ５は行デコーダ１１ａから入力され
る行アドレス選択信号、Ａ６，Ａ７は列デコーダ１１ｂ
から入力される列アドレス選択信号である。１０は図３
に示した入出力制御回路１０に対応したものである。５
０は各入出力制御回路とデータの入出力を行うと共に、
行デコーダおよび列デコーダにアドレス信号を入力する
入出力インタフェース回路である。また、メモリアレー
１１，１２において、１１ｏ〜１１ｒ，１２ｏ〜１２ｒ
は各１ビットのデータの書き込み可能なメモリセル、１
１ｓ，１１ｔ，１２ｓ，１２ｔは列アドレス選択信号Ａ
２，Ａ３、またはＡ６，Ａ７に応じてオン、オフするト
ランジスタである。
【００１９】次に図３および図４の実デバイスに対応し
た動作について説明する。図３に示したように、マトリ
ックス状に分割された各メモリアレーには、行デコーダ
および列デコーダが配置されている。また、各列の複数
のメモリアレーに対応して１つの入出力制御回路１０，
２０，３０が配置され、それら入出力制御回路１０，２
０，３０から各列の複数のメモリアレーには、グローバ
ルビット線１０ａ，２０ａ，３０ａが配線されている。
さらに、各入出力制御回路１０，２０，３０に対してデ
ータの伝送を行うデータバス６０が、それら各入出力制
御回路１０，２０，３０が半導体集積回路装置１の一辺
に配置されているので、それら各入出力制御回路１０，
２０，３０の配置に応じて横方向に１直線に配線されて
いる。
た動作について説明する。図３に示したように、マトリ
ックス状に分割された各メモリアレーには、行デコーダ
および列デコーダが配置されている。また、各列の複数
のメモリアレーに対応して１つの入出力制御回路１０，
２０，３０が配置され、それら入出力制御回路１０，２
０，３０から各列の複数のメモリアレーには、グローバ
ルビット線１０ａ，２０ａ，３０ａが配線されている。
さらに、各入出力制御回路１０，２０，３０に対してデ
ータの伝送を行うデータバス６０が、それら各入出力制
御回路１０，２０，３０が半導体集積回路装置１の一辺
に配置されているので、それら各入出力制御回路１０，
２０，３０の配置に応じて横方向に１直線に配線されて
いる。
【００２０】また、図４に示した詳細な内部構成図にお
いて、メモリアレー１２のメモリセル１２ｏにデータを
書き込み、およびデータの読み出しを行いたい時は、入
出力インタフェース回路５０から各行デコーダおよび各
列デコーダにアドレス信号を入力すると共に、入出力制
御回路１０に書き込みたいデータを入力する。行デコー
ダ１２ａ，１１ａおよび列デコーダ１２ｂ，１１ｂはそ
の入力されたアドレス信号に応じて、Ａ０，Ａ１，Ａ
４，Ａ５にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の
行アドレス選択信号を、また、Ａ２，Ａ３，Ａ６，Ａ７
にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の列アドレ
ス選択信号を入力する。これによって、“Ｈ”レベルを
入力した行アドレス選択信号Ａ０のラインと、“Ｈ”レ
ベルを入力した列アドレス選択信号Ａ２のトランジスタ
がオンしたラインとの交点に配置された、メモリセル１
２ｏのフローティングゲートがオンになり、入出力制御
回路１０からグローバルビット線１０ａを介して書き込
みたいデータを入力すれば、メモリセル１２ｏにデータ
を書き込むことができる。
いて、メモリアレー１２のメモリセル１２ｏにデータを
書き込み、およびデータの読み出しを行いたい時は、入
出力インタフェース回路５０から各行デコーダおよび各
列デコーダにアドレス信号を入力すると共に、入出力制
御回路１０に書き込みたいデータを入力する。行デコー
ダ１２ａ，１１ａおよび列デコーダ１２ｂ，１１ｂはそ
の入力されたアドレス信号に応じて、Ａ０，Ａ１，Ａ
４，Ａ５にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の
行アドレス選択信号を、また、Ａ２，Ａ３，Ａ６，Ａ７
にそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”の列アドレ
ス選択信号を入力する。これによって、“Ｈ”レベルを
入力した行アドレス選択信号Ａ０のラインと、“Ｈ”レ
ベルを入力した列アドレス選択信号Ａ２のトランジスタ
がオンしたラインとの交点に配置された、メモリセル１
２ｏのフローティングゲートがオンになり、入出力制御
回路１０からグローバルビット線１０ａを介して書き込
みたいデータを入力すれば、メモリセル１２ｏにデータ
を書き込むことができる。
【００２１】また、データの読み出しは、同様に行アド
レス選択信号および列アドレス選択信号により、メモリ
セル１２ｏのフローティングゲートをオンにし、入出力
制御回路１０によってグローバルビット線１０ａを介し
てそのメモリセル１２ｏのフローティングゲートに書き
込まれたデータを出力すれば、メモリセル１２ｏから入
出力制御回路１０にデータを読み出すことができる。入
出力制御回路１０によって読み出されたデータは入出力
インタフェース回路５０に出力される。なお、このよう
なメモリアレーへのデータの書き込みおよび読み出し
は、各列毎のメモリアレーのうち、１つのメモリセルに
対してのみ実行できるものである。すなわち、図３にお
いて、１回のタイミングでアクセスできるのは、各列毎
のメモリアレー１１ａ〜１３ａ、メモリアレー２１ａ〜
２３ａ、メモリアレー３１ａ〜３３ａに対して、例え
ば、メモリアレー１２ａのメモリセル１２ｏ、メモリア
レー２２ａのメモリセル２２ｏ、メモリアレー３２ａの
メモリセル３２ｏに対してのみ実行できるものである。
レス選択信号および列アドレス選択信号により、メモリ
セル１２ｏのフローティングゲートをオンにし、入出力
制御回路１０によってグローバルビット線１０ａを介し
てそのメモリセル１２ｏのフローティングゲートに書き
込まれたデータを出力すれば、メモリセル１２ｏから入
出力制御回路１０にデータを読み出すことができる。入
出力制御回路１０によって読み出されたデータは入出力
インタフェース回路５０に出力される。なお、このよう
なメモリアレーへのデータの書き込みおよび読み出し
は、各列毎のメモリアレーのうち、１つのメモリセルに
対してのみ実行できるものである。すなわち、図３にお
いて、１回のタイミングでアクセスできるのは、各列毎
のメモリアレー１１ａ〜１３ａ、メモリアレー２１ａ〜
２３ａ、メモリアレー３１ａ〜３３ａに対して、例え
ば、メモリアレー１２ａのメモリセル１２ｏ、メモリア
レー２２ａのメモリセル２２ｏ、メモリアレー３２ａの
メモリセル３２ｏに対してのみ実行できるものである。
【００２２】なお、上記実施の形態１では、各列の複数
のメモリアレーに対応して１つの入出力制御回路１０，
２０，３０を配置したが、入出力制御回路は、各列の全
てのメモリアレーに対応して１つ設けても良いが、入出
力制御回路は、各列の全てのメモリアレーを複数に区分
したブロックに対応して１つ設けても良い。また、上記
実施の形態１では、グローバルビット線１０ａ，２０
ａ，３０ａを、メモリアレー、行デコーダ、および列デ
コーダの周辺に配線したが、メモリアレー、行デコー
ダ、および列デコーダ上に配線しても良く、この場合、
さらに、グローバルビット線１０ａ，２０ａ，３０ａに
よるチップ専有面積を小さくすることができ、チップ面
積を有効に利用することができる。
のメモリアレーに対応して１つの入出力制御回路１０，
２０，３０を配置したが、入出力制御回路は、各列の全
てのメモリアレーに対応して１つ設けても良いが、入出
力制御回路は、各列の全てのメモリアレーを複数に区分
したブロックに対応して１つ設けても良い。また、上記
実施の形態１では、グローバルビット線１０ａ，２０
ａ，３０ａを、メモリアレー、行デコーダ、および列デ
コーダの周辺に配線したが、メモリアレー、行デコー
ダ、および列デコーダ上に配線しても良く、この場合、
さらに、グローバルビット線１０ａ，２０ａ，３０ａに
よるチップ専有面積を小さくすることができ、チップ面
積を有効に利用することができる。
【００２３】以上のように、この実施の形態１によれ
ば、各列の複数のメモリアレーに対応してそれぞれ１つ
の入出力制御回路１０，２０，３０を配置し、それら入
出力制御回路１０，２０，３０から各列の複数のメモリ
アレーには、グローバルビット線１０ａ，２０ａ，３０
ａを配線して、それら入出力制御回路１０，２０，３０
からグローバルビット線１０ａ，２０ａ，３０ａを介し
て各列の複数のメモリアレーにデータを入出力制御する
ように構成したので、入出力制御回路の数を激減させる
ことができ、入出力制御回路によるチップ専有面積を小
さくすることができるので、チップ面積を有効に利用す
ることができる効果が得られる。また、グローバルビッ
ト線１０ａ，２０ａ，３０ａを、メモリアレー、行デコ
ーダ、および列デコーダの周辺に配線したので、グロー
バルビット線１０ａ，２０ａ，３０ａを実デバイスで構
成する場合に、１層目のアルミ配線で形成することがで
き、これによって、多層プロセスを使用しないで製作す
ることができ、安価に製作することができる。なお、従
来から１つの入出力制御回路の上下に１つずつメモリア
レーを配置したシェアードセンスアンプ方式があるが、
この方式のデータ線は、２層目以上のアルミ配線で形成
されるものであり、この実施の形態１の方式の方が簡単
に製作することができる。さらに、各入出力制御回路１
０，２０，３０を半導体集積回路装置１の１辺に配置し
たので、各入出力制御回路１０，２０，３０に対してデ
ータの伝送を行うデータバス６０をそれら各入出力制御
回路１０，２０，３０の配置に応じて横方向に１直線に
配線することができ、データバス６０によるチップ専有
面積を小さくすることができるので、チップ面積を有効
に利用することができる効果が得られる。
ば、各列の複数のメモリアレーに対応してそれぞれ１つ
の入出力制御回路１０，２０，３０を配置し、それら入
出力制御回路１０，２０，３０から各列の複数のメモリ
アレーには、グローバルビット線１０ａ，２０ａ，３０
ａを配線して、それら入出力制御回路１０，２０，３０
からグローバルビット線１０ａ，２０ａ，３０ａを介し
て各列の複数のメモリアレーにデータを入出力制御する
ように構成したので、入出力制御回路の数を激減させる
ことができ、入出力制御回路によるチップ専有面積を小
さくすることができるので、チップ面積を有効に利用す
ることができる効果が得られる。また、グローバルビッ
ト線１０ａ，２０ａ，３０ａを、メモリアレー、行デコ
ーダ、および列デコーダの周辺に配線したので、グロー
バルビット線１０ａ，２０ａ，３０ａを実デバイスで構
成する場合に、１層目のアルミ配線で形成することがで
き、これによって、多層プロセスを使用しないで製作す
ることができ、安価に製作することができる。なお、従
来から１つの入出力制御回路の上下に１つずつメモリア
レーを配置したシェアードセンスアンプ方式があるが、
この方式のデータ線は、２層目以上のアルミ配線で形成
されるものであり、この実施の形態１の方式の方が簡単
に製作することができる。さらに、各入出力制御回路１
０，２０，３０を半導体集積回路装置１の１辺に配置し
たので、各入出力制御回路１０，２０，３０に対してデ
ータの伝送を行うデータバス６０をそれら各入出力制御
回路１０，２０，３０の配置に応じて横方向に１直線に
配線することができ、データバス６０によるチップ専有
面積を小さくすることができるので、チップ面積を有効
に利用することができる効果が得られる。
【００２４】
【発明の効果】以上のように、この発明によれば、各列
の複数のメモリアレーに対応して設けられると共に、そ
れら各列の各メモリアレーにグローバルビット線を介し
て接続され、列デコーダによって選択されたメモリアレ
ーのメモリセルとデータの書き込みおよび読み出しを行
う入出力制御回路を備えるように構成したので、入出力
制御回路の数を激減させることができ、入出力制御回路
によるチップ専有面積を小さくすることができるので、
チップ面積を有効に利用することができる効果が得られ
る。
の複数のメモリアレーに対応して設けられると共に、そ
れら各列の各メモリアレーにグローバルビット線を介し
て接続され、列デコーダによって選択されたメモリアレ
ーのメモリセルとデータの書き込みおよび読み出しを行
う入出力制御回路を備えるように構成したので、入出力
制御回路の数を激減させることができ、入出力制御回路
によるチップ専有面積を小さくすることができるので、
チップ面積を有効に利用することができる効果が得られ
る。
【００２５】また、この発明によれば、グローバルビッ
ト線を、メモリアレー、行デコーダ、および列デコーダ
の周辺に配線するように構成したので、グローバルビッ
ト線を実デバイスで構成する場合に、１層目のアルミ配
線で形成することができ、これによって、多層プロセス
を使用しないで製作することができ、安価に製作するこ
とができる効果が得られる。
ト線を、メモリアレー、行デコーダ、および列デコーダ
の周辺に配線するように構成したので、グローバルビッ
ト線を実デバイスで構成する場合に、１層目のアルミ配
線で形成することができ、これによって、多層プロセス
を使用しないで製作することができ、安価に製作するこ
とができる効果が得られる。
【００２６】さらに、この発明によれば、入出力制御回
路を、１辺に配置するように構成したので、各入出力制
御回路に対してデータの伝送を行うデータバスをそれら
各入出力制御回路の配置に応じて横方向に１直線に配線
することができ、データバスによるチップ専有面積を小
さくすることができるので、チップ面積を有効に利用す
ることができる効果が得られる。
路を、１辺に配置するように構成したので、各入出力制
御回路に対してデータの伝送を行うデータバスをそれら
各入出力制御回路の配置に応じて横方向に１直線に配線
することができ、データバスによるチップ専有面積を小
さくすることができるので、チップ面積を有効に利用す
ることができる効果が得られる。
【図１】 この発明の実施の形態１による半導体集積回
路装置の基本構成を示す内部構成図である。
路装置の基本構成を示す内部構成図である。
【図２】 この発明の実施の形態１による半導体集積回
路装置の基本構成の詳細を示す内部構成図である。
路装置の基本構成の詳細を示す内部構成図である。
【図３】 この発明の実施の形態１による半導体集積回
路装置の実デバイスを示す内部構成図である。
路装置の実デバイスを示す内部構成図である。
【図４】 この発明の実施の形態１による半導体集積回
路装置の実デバイスの詳細を示す内部構成図である。
路装置の実デバイスの詳細を示す内部構成図である。
【図５】 従来の半導体集積回路装置の実デバイスを示
す内部構成図である。
す内部構成図である。
【図６】 従来の半導体集積回路装置の実デバイスの詳
細を示す内部構成図である。
細を示す内部構成図である。
１ 半導体集積回路装置、１０，２０，３０ 入出力制
御回路、１０ａ，２０ａ，３０ａ グローバルビット
線、１１〜１３，２１〜２３，３１〜３３ メモリアレ
ー、１１ａ〜１３ａ，２１ａ〜２３ａ，３１ａ〜３３ａ
行デコーダ、１１ｂ〜１３ｂ，２１ｂ〜２３ｂ，３１
ｂ〜３３ｂ 列デコーダ、１２ｏ メモリセル。
御回路、１０ａ，２０ａ，３０ａ グローバルビット
線、１１〜１３，２１〜２３，３１〜３３ メモリアレ
ー、１１ａ〜１３ａ，２１ａ〜２３ａ，３１ａ〜３３ａ
行デコーダ、１１ｂ〜１３ｂ，２１ｂ〜２３ｂ，３１
ｂ〜３３ｂ 列デコーダ、１２ｏ メモリセル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD00 AD02 AD04 AD05 AE00 5F001 AE01 AE02 AE03 5F083 EP00 GA09 GA28 KA05 LA04 LA05 LA10
Claims (3)
- 【請求項１】 マトリックス状に分割された複数のメモ
リアレーと、上記各メモリアレーに対応して設けられ、
行アドレス選択信号に応じて対応するメモリアレー内の
１行のメモリセルを選択する行デコーダと、上記各メモ
リアレーに対応して設けられ、列アドレス選択信号に応
じて対応するメモリアレー内の上記選択された１行のメ
モリセルのうちの１つのメモリセルを選択する列デコー
ダと、上記各列の複数のメモリアレーに対応して設けら
れると共に、それら各列の各メモリアレーにグローバル
ビット線を介して接続され、上記列デコーダによって選
択されたメモリアレーのメモリセルとデータの書き込み
および読み出しを行う入出力制御回路とを備えた半導体
集積回路装置。 - 【請求項２】 グローバルビット線は、メモリアレー、
行デコーダ、および列デコーダの周辺に配線したことを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 入出力制御回路は、１辺に配置したこと
を特徴とする請求項１または請求項２記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15255499A JP2000339983A (ja) | 1999-05-31 | 1999-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15255499A JP2000339983A (ja) | 1999-05-31 | 1999-05-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339983A true JP2000339983A (ja) | 2000-12-08 |
Family
ID=15543015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15255499A Pending JP2000339983A (ja) | 1999-05-31 | 1999-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339983A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190615B2 (en) | 2003-04-14 | 2007-03-13 | Renesas Technology Corp. | Semiconductor device |
| US9653174B2 (en) | 2015-03-10 | 2017-05-16 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
-
1999
- 1999-05-31 JP JP15255499A patent/JP2000339983A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190615B2 (en) | 2003-04-14 | 2007-03-13 | Renesas Technology Corp. | Semiconductor device |
| US7342826B2 (en) | 2003-04-14 | 2008-03-11 | Renesas Technology Corp. | Semiconductor device |
| US9653174B2 (en) | 2015-03-10 | 2017-05-16 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
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