JPH10112180A - 半導体記憶装置およびそれを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 アレイ構成設計におけるトレードオフ関係を
考慮した、チップ面積の低減とアクセス速度の向上との
両立が実現できる半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭによるメモリチップであって、
複数のメモリセルが行方向および列方向に配列されたメ
モリセルアレイ１と、このメモリセルアレイ１内の任意
のメモリセルを行アドレス信号によるワード線の指定と
列アドレス信号によるビット線の指定により選択するワ
ードドライバ２、行デコーダおよび列デコーダ４などか
ら構成され、メモリセルアレイ１は５１２ＹＳのアレイ
構成例において、行方向のワード線長が列アドレスのデ
コード単位と一致しない１７１ＹＳ、１７０ＹＳ、１７
１ＹＳの３つのメモリマットに分割されてメモリセルア
レイが構成され、これらの分割された３つのメモリマッ
トは１つのメモリマットとして扱われて制御されるよう
になっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にＤＲＡＭなどのメモリセルアレイを持つ
ＬＳＩ全般において、「チップ面積重視」と「アクセス
速度重視」とのトレードオフ関係を考慮したワード線長
フレキシブルアレイ構成設計に好適な半導体記憶装置お
よびそれを用いたコンピュータシステムに適用して有効
な技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、ＤＲＡＭなどのメモリセルアレイを持つＬＳＩにお
いては、複数のメモリセルが行方向および列方向に配列
されたメモリセルアレイ、行アドレスおよび列アドレス
を指定する行デコーダおよび列デコーダなどを有するチ
ップ構成が考えられ、行デコーダによる行アドレスによ
りワード線を指定し、かつ列デコーダによる列アドレス
によりビット線を指定し、この指定されたワード線とビ
ット線との交点にある任意のメモリセルを選択してデー
タの書き込みおよび読み出しが可能となっている。

【０００３】なお、このようなＤＲＡＭなどのメモリセ
ルアレイを持つＬＳＩに関する技術としては、たとえば
昭和５９年１１月３０日、株式会社オーム社発行、社団
法人電子通信学会編の「ＬＳＩハンドブック」Ｐ４８５
〜Ｐ５３３などの文献に記載されている。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭなどのＬＳＩにおいては、メモリセルアレイ
のアレイ構成設計での検討項目として、たとえば「チッ
プ面積重視」と「アクセス速度重視」とが挙げられる
が、この２項目は互いにトレードオフの関係にあり、以
下において本発明者が検討した「チップ面積重視」と
「アクセス速度重視」とのトレードオフの関係について
述べる。

【０００５】たとえば、図６に示すような５１２ＹＳ
（列選択線）のときのアレイ構成例を考えると、１ワー
ドドライバ当り、立ち上げるワード線長は、図６(a) の
ようにメモリセルアレイ１が２分割されたアレイ構成で
は２５６（２⁸)ＹＳ、図６(b)のようにメモリセルアレ
イ１が４分割されたアレイ構成では１２８（２⁷)ＹＳで
ある。

【０００６】ここで、図６(a) のアレイ構成によるチッ
プと、図６(b) のアレイ構成によるチップとのチップ面
積の比較をすると、ワードドライバ２の数が図６(a) の
方が図６(b) よりも少ない分だけ、図６(a) の方がチッ
プ面積において有利である。よって、図６(a) のアレイ
構成によるチップは「チップ面積重視」のアレイ構成で
あることが分かる。

【０００７】また、図７は図６のアレイ構成でのワード
線立ち上がり波形を示すもので、時間に対するワード線
レベルの立ち上がり特性を表している。１ワードドライ
バ当り、立ち上げるワード線長は、図６(a) のアレイ構
成では２５６ＹＳ、図６(b)のアレイ構成では１２８Ｙ
Ｓである。このため、ワード線の立ち上がりは、図７に
示すように(a) より(b) の方が速い。この立ち上がり時
間の差は、ワードドライバ２から遠端になるほど顕著に
なり、タイミング設計を律則する。よって、アクセス速
度は図６(b) のアレイ構成の方が有利であり、図６(b)
は「アクセス速度重視」のアレイ構成であることが分か
る。

【０００８】以上のことから、図８に示すように、アレ
イ構成設計での検討項目として、「チップ面積重視」と
「アクセス速度重視」があるが、この２項目は図６，７
で示したようにトレードオフの関係にある。よって、図
６(a) のアレイ構成と図６(b) のアレイ構成との中間が
設計最適点となることがある。すなわち、図６で(a)と
(b) との中間の面積で、図７で(c) のようなワード線立
ち上がり波形のアレイ構成となる。

【０００９】しかし、通常、ワードドライバで起動する
ワード線長は、たとえば１ワードドライバ当り、立ち上
げるワード線長がＮ＝７のときは１２８ＹＳ、Ｎ＝８の
ときは２５６ＹＳというように、列アドレスのデコード
単位（２^N ) に一致させているため、設計最適点のアレ
イを構成するのは困難な状況となっている。

【００１０】すなわち、メモリセルアレイ１のアレイ構
成設計において、ワード線長を設計するとき、チップ面
積の低減とアクセス速度の向上とのトレードオフの最適
解を決定しにくく、またワード線立ち上がり時間を減少
させて、アクセス速度の向上を図る方式として、ワード
シャントやＤＷＤ方式があるが、工程簡略化のために配
線層数の削減をすると適用できないということが考えら
れる。

【００１１】そこで、本発明の目的は、メモリセルアレ
イのアレイ構成設計におけるトレードオフの関係を考慮
し、ワード線長を列アドレスのデコード単位と必ずしも
一致させずにアレイを構成することで、チップ面積の低
減とアクセス速度の向上との両立を実現することができ
る半導体記憶装置、さらにそれを用いたコンピュータシ
ステムなどを提供することにある。

【００１２】特に、ワードシャントのようなメタル２層
配線とせずに、１層配線のみでチップ面積の低減とアク
セス速度の向上との両立に対応できる半導体記憶装置、
およびそれを用いたコンピュータシステムなどを提供す
ることができる。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】すなわち、本発明の半導体記憶装置は、行
方向および列方向に配列された複数のメモリセルからな
るメモリセルアレイのアレイ構成設計において、メモリ
セルアレイ内の任意のメモリセルを行アドレス信号によ
り選択するワード線のワード線長を、列アドレスのデコ
ード単位（２^N ）と必ずしも一致させずにメモリセルア
レイを構成するものである。

【００１６】具体的には、同一の記憶容量に対して「チ
ップ面積重視」と「アクセス速度重視」とのメモリセル
アレイ構成を考えた場合に、１ワードドライバ当りで立
ち上げるワード線のワード線長を「チップ面積重視」と
「アクセス速度重視」とのほぼ中間の値に設定するよう
にしたものである。

【００１７】これにより、１ワードドライバで起動する
ワード線長を列アドレスのデコード単位に一致させる必
要がないので、メモリセルアレイのアレイ構成設計の自
由度が増し、ワードドライバの増加によるチップ面積の
増加を最小限に抑えつつ、ワード線立ち上がり時間の減
少によるアクセス速度の向上を実現し、チップ面積の低
減とアクセス速度の向上とのトレードオフの最適解を持
つチップ設計を可能とすることができる。

【００１８】特に、メモリセルアレイが分割構造の場合
には、分割された複数のメモリマットを単一のメモリマ
ットとして扱って制御し、これらの分割された複数のメ
モリマットにあるワード線をワードドライバにより同時
に起動するようにしたものである。

【００１９】また、ワード線がＤＷＤ方式による階層形
・多分割ワード線構造で、かつメモリセルアレイが分割
構造の場合には、分割された複数のメモリマットを単一
のメモリマットとして扱って制御し、これらの分割され
た複数のメモリマットにあるサブワード線をサブワード
ドライバにより同時に起動するようにしたものである。

【００２０】これにより、特にワードシャントのような
メタル２層配線とせずに、１層配線のみでチップ面積の
低減とアクセス速度の向上との両立に対応することがで
き、またＤＷＤ方式においても、列アドレスのデコード
単位とサブワードドライバの起動するワード線長を必ず
しも一致させずにアレイを構成することで、設計最適点
を持つようなアレイ構成を実現することができる。

【００２１】また、本発明のコンピュータシステムは、
前記半導体記憶装置に加えて、少なくとも、中央処理装
置およびその周辺回路などを有するものである。

【００２２】これにより、チップ面積の低減とアクセス
速度の向上との両立が可能な半導体記憶装置を搭載し、
小型化および高速化を可能とすることができるコンピュ
ータシステムなどの各種システムを得ることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２４】（実施の形態１）図１は本発明の実施の形
態１である半導体記憶装置の基本的なチップ構成を示す
ブロック図、図２は本実施の形態１におけるメモリセル
アレイとその周辺回路の構成を詳細に示す説明図であ
る。

【００２５】まず、図１により本実施の形態１の半導体
記憶装置の基本的なチップ構成を説明する。

【００２６】本実施の形態１の半導体記憶装置は、たと
えばＤＲＡＭによるメモリチップとされ、複数のメモリ
セルが行方向および列方向に配列されたメモリセルアレ
イ１と、このメモリセルアレイ１内の任意のメモリセル
を行アドレス信号によるワード線の指定と列アドレス信
号によるビット線の指定により選択するワードドライバ
２、行デコーダ３および列デコーダ４と、選択されたメ
モリセルに対してデータの書き込みおよび読み出しを行
うＩ／Ｏ制御回路５と、外部との入出力を司る入出力イ
ンターフェース回路６などから構成されている。

【００２７】このメモリチップには、外部から入出力イ
ンターフェース回路６に対してＲＡＳ（Row Address St
robe）信号、ＣＡＳ（Column Address Strobe)信号、Ｏ
Ｅ（Output Enable)信号、ＷＥ（Write Enable）信号な
どの制御信号が入力されて、アドレスの取り込み動作、
データの書き込み動作、データの読み出し動作などの動
作サイクルが制御される。ＲＡＳ信号およびＣＡＳ信号
により、チップ外部からのアドレス信号から行アドレス
信号または列アドレス信号がチップ内部に取り込まれ、
またＷＥ信号によりチップ外部からのデータがメモリセ
ルに書き込まれ、ＯＥ信号によりメモリセルのデータが
チップ外部に読み出されるようになっている。

【００２８】このメモリセルに対するデータの書き込み
および読み出しは、チップ外部から入力されるアドレス
信号により行われ、チップ内部に取り込まれた行アドレ
ス信号により行デコーダ３、ワードドライバ２を介して
メモリセルアレイ１内の任意のワード線が指定され、か
つ列アドレス信号によりＩ／Ｏ制御回路５、列デコーダ
４を介して任意のビット線が指定され、この指定された
ワード線とビット線との交点のメモリセルが選択され
る。書き込み時には、チップ外部からの入力データが入
出力インターフェース回路６からＩ／Ｏ線、Ｉ／Ｏ制御
回路５を介してメモリセルに書き込まれ、読み出し時に
はメモリセルのデータがＩ／Ｏ制御回路５からＩ／Ｏ
線、入出力インターフェース回路６を介して出力データ
としてチップ外部に読み出されるようになっている。

【００２９】また、メモリセルアレイ１は、たとえば図
２に詳細に示すように、５１２ＹＳのアレイ構成例にお
いて、行方向のワード線長が列アドレスのデコード単位
と一致しない１７１ＹＳ、１７０ＹＳ、１７１ＹＳの３
つのメモリマットに分割され、これらの分割された３つ
のメモリマットは１つのメモリマットとして扱われて制
御される。すなわち、これらの分割された３つのメモリ
マットにあるワード線は、それぞれのメモリマットの行
方向にある４つのワードドライバ２により同時に起動さ
れ、また列方向のビット線は、それぞれ０〜２５５ＹＳ
の２５６ＹＳ毎のデコード単位を持つ２つの列デコーダ
４により選択されるようになっている。

【００３０】次に、本実施の形態１の作用について、始
めに半導体記憶装置の基本動作の概要を簡単に説明す
る。

【００３１】まず、ＲＡＳ信号、ＣＡＳ信号の制御信号
により、チップ外部からのアドレス信号から、行アドレ
ス信号または列アドレス信号を取り込む。これらの行ア
ドレス信号、列アドレス信号から行デコーダ３、列デコ
ーダ４により、それぞれ行アドレス、列アドレスを選択
する。この選択された行アドレスのワード線を、ワード
ドライバ２により活性化する。

【００３２】そして、ＯＥ信号の読み出し制御信号によ
り読み出しサイクルとなるとき、選択された列アドレス
のビット線からメモリセルのデータをＩ／Ｏ制御回路５
を介してＩ／Ｏ線へ読み出し、入出力インターフェース
回路６を経てチップ外部へデータを読み出すことができ
る。

【００３３】また、ＷＥ信号の書き込み制御信号により
書き込みサイクルとなるとき、チップ外部からのデータ
を入出力インターフェース回路６からＩ／Ｏ線を経て、
選択されたアドレスのメモリセルへ書き込むことができ
る。

【００３４】以上のようにして、チップ外部からのアド
レス信号に基づいたワード線およびビット線の指定によ
り、メモリセルアレイ１内の任意のメモリセルが選択さ
れ、この選択されたメモリセルに対してデータの書き込
みまたは読み出しを行うことができる。

【００３５】次に、本実施の形態１の特徴である、１７
１ＹＳ、１７０ＹＳ、１７１ＹＳの３つのメモリマット
に分割したアレイ構成による動作を説明する。

【００３６】すなわち、本実施の形態１においては、通
常、１ワードドライバで起動するワード線長は、たとえ
ば１ワードドライバ当り、立ち上げるワード線長が列ア
ドレスのデコード単位（２^N ）に一致させていることに
よる設計最適点のアレイ構成の困難な状況を解決するた
めに、ワード線長を列アドレスのデコード単位（２^N）
と一致させずにアレイを構成している。

【００３７】よって、前記のように、メモリセルアレイ
１を列アドレスのデコード単位に一致しない１７１Ｙ
Ｓ、１７０ＹＳ、１７１ＹＳのようなワード線長の３つ
のメモリマットに分割することにより、アレイ構成設計
の自由度が増し、チップ面積の低減とアクセス速度の向
上とのトレードオフの最適解を持つメモリチップの設計
が可能となる。

【００３８】また、図２のようなアレイ構成のとき、メ
モリセルアレイ１のコントロールは３つのメモリマット
を１つのメモリマットのように扱ってコントロールし、
ワードドライバ２は３つのメモリマットにあるワード線
を同時に起動し、それぞれ２５６ＹＳのデコード単位を
持つ２つの列デコーダ４でビット線を選択する。

【００３９】このとき、メモリセルアレイ１の面積は、
前記の図６(a) のような「チップ面積重視」によるアレ
イ構成と、図６(b) のような「アクセス速度重視」によ
るアレイ構成との間の値となり、また１ワードドライバ
当り、立ち上がるワード線の数は１７０ＹＳまたは１７
１ＹＳとなり、前記の図７(c) のようなワード線の立ち
上がり波形となる。

【００４０】よって、アレイ構成設計での検討項目とし
て、「チップ面積重視」と「アクセス速度重視」とを考
えた場合に、互いにトレードオフの関係にある２項目の
設計最適点、すなわちワードドライバ２の増加によるチ
ップ面積の増加を最小限に抑えつつ、ワード線立ち上が
り時間の減少によるアクセス速度の向上を実現し、チッ
プ面積の低減とアクセス速度の向上とのトレードオフの
最適解を持つアレイ構成を実現することができる。

【００４１】従って、本実施の形態１の半導体記憶装置
によれば、ワード線のワード線長を列アドレスのデコー
ド単位（２^N ）と必ずしも一致させずにメモリセルアレ
イ１を構成し、分割された３つのメモリマットを１つの
メモリマットのように扱ってコントロールし、ワードド
ライバ２は３つのメモリマットにあるワード線を同時に
起動することにより、メモリセルアレイ１のアレイ構成
設計において、メモリセルアレイ１のアレイ構成設計の
自由度が増し、チップ面積の低減とアクセス速度の向上
とのトレードオフの最適解を持つアレイ構成設計を行う
ことができる。特に、ワードシャントのようなメタル２
層配線とせずに、１層配線のみでチップ面積の低減とア
クセス速度の向上との両立を実現することができる。

【００４２】（実施の形態２）図３は本発明の実施の形
態２である半導体記憶装置におけるメモリセルアレイと
その周辺回路の構成を詳細に示す説明図、図４は本実施
の形態２に対応する通常のメモリセルアレイとその周辺
回路の構成を詳細に示す説明図である。

【００４３】本実施の形態２の半導体記憶装置は、前記
実施の形態１と同様にＤＲＡＭによる半導体記憶装置と
され、前記実施の形態１との相違点は、メモリセルアレ
イを複数のメモリマットに分割する分割構造にするとと
もに、ワード線を多分割にしてサブワード線とし、これ
らのサブワード線で１組の行デコーダとワードドライバ
とを共有する階層形・多分割ワード線構造のＤＷＤ方式
とするようにした点である。

【００４４】すなわち、本実施の形態２の半導体記憶装
置は、たとえば図３に示すようなメモリセルアレイ１の
構成（５１２ＹＳの例）とされ、行方向のワード線長が
列アドレスのデコード単位と一致しない１７１ＹＳ、１
７０ＹＳ、１７１ＹＳの３つのメモリマットに分割さ
れ、それぞれのメモリマットの行方向にサブワードドラ
イバ７が配設され、さらに両端に配設されたサブワード
ドライバ７の一方にメインワードドライバ８が配設され
ている。また、メモリセルアレイ１の列方向には、それ
ぞれ０〜２５５ＹＳの２５６ＹＳ毎のデコード単位を持
つ２つの列デコーダ４が配設されている。

【００４５】そして、図３のようなアレイ構成におい
て、メモリセルアレイ１のコントロールは３つのメモリ
マットを１つのメモリマットのように扱ってコントロー
ルし、サブワードドライバ７は３つのメモリマットにあ
るサブワード線を同時に起動する。このとき、１サブワ
ードドライバ当り、１７０ＹＳまたは１７１ＹＳの長さ
のサブワード線が起動される。そして、それぞれ２５６
ＹＳのデコード単位を持つ２つの列デコーダ４でビット
線を選択することにより、任意のメモリセルを選択する
ことができる。

【００４６】よって、本実施の形態２においても、通常
のＤＷＤ方式、すなわち図４のように列アドレスのデコ
ード単位（２^N ）のワード線長をサブワードドライバ７
で起動するアレイ構成に比べて、１サブワードドライバ
当り、立ち上がるワード線の数は１７０ＹＳまたは１７
１ＹＳとなり、チップ面積の低減とアクセス速度の向上
とのトレードオフの最適解を持つ、前記の図７(c) のよ
うなワード線の立ち上がり波形となるアレイ構成を実現
することができる。

【００４７】従って、本実施の形態２の半導体記憶装置
によれば、階層形・多分割ワード線構造のＤＷＤ方式と
し、かつ列アドレスのデコード単位とサブワードドライ
バ７の起動するワード線長を必ずしも一致させずにメモ
リセルアレイ１を構成し、分割された３つのメモリマッ
トを１つのメモリマットのように扱ってコントロール
し、サブワードドライバ７は３つのメモリマットにある
サブワード線を同時に起動することにより、メモリセル
アレイ１のアレイ構成設計において、前記実施の形態１
と同様にメモリセルアレイ１のアレイ構成設計の自由度
が増し、チップ面積の低減とアクセス速度の向上との両
立を実現し、設計最適点を持つようなアレイ構成設計を
行うことができる。

【００４８】以上、本発明者によってなされた発明を発
明の実施の形態１および２に基づき具体的に説明した
が、本発明は前記実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００４９】たとえば、前記実施の形態の半導体記憶装
置については、１７１ＹＳ、１７０ＹＳ、１７１ＹＳの
３つのメモリマットに分割する５１２ＹＳのアレイ構成
である場合について説明したが、本発明は前記実施の形
態に限定されるものではなく、１０２４ＹＳ、２０４８
ＹＳなど、他の２^N によるアレイ構成についても広く適
用可能である。

【００５０】この際に、ワードドライバまたはサブワー
ドドライバの起動するワード線長を列アドレスのデコー
ド単位（２^N ）と一致させずに、たとえば１０２４ＹＳ
のアレイ構成の場合には３４１ＹＳ、３４２ＹＳ、３４
１ＹＳに３分割したり、また２０４８ＹＳのアレイ構成
の場合には６８２ＹＳ、６８３ＹＳ、６８２ＹＳに３分
割して対応することができる。

【００５１】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＤＲＡＭに
よる半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、ＳＲＡＭなどの他
のメモリセルアレイを持つＬＳＩ全般、さらに記憶装置
単位で使用される場合に限らず、たとえばコンピュータ
システム、デジタル・スチル・カメラシステム、自動車
システムなどの各種システムの記憶装置として広く用い
られ、一例として図５によりコンピュータシステムにつ
いて説明する。

【００５２】図５において、このコンピュータシステム
は、情報機器としての中央処理装置ＣＰＵ、情報処理シ
ステム内に構築したＩ／Ｏバス、ＢＵＳ Ｕｎｉｔ、主
記憶メモリや拡張メモリなどの高速メモリをアクセスす
るメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ
Ｕｎｉｔ、主記憶メモリとしての本発明のＤＲＡＭ、基
本制御プログラムが格納されたＲＯＭ、先端にキーボー
ドが接続されたキーボードコントローラＫＢＤＣなどに
よって構成される。さらに、表示アダプタとしてのＤｉ
ｓｐｌａｙ ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、
前記Ｄｉｓｐｌａｙ Ａｄａｐｔｅｒの先端にはディス
プレイＤｉｓｐｌａｙが接続されている。

【００５３】そして、前記Ｉ／Ｏバスにはパラレルポー
トＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、マウスなどの
シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロ
ッピーディスクドライブＦＤＤ、前記Ｉ／Ｏバスよりの
ＨＤＤ Ｉ／Ｆに変換するバッファコントローラＨＤＤ
Ｂｕｆｆｅｒが接続される。また、前記メモリ制御ユ
ニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからの
バスと接続されて拡張ＲＡＭおよび主記憶メモリとして
のＤＲＡＭが接続されている。

【００５４】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず前記中央処理装置ＣＰＵは、前記ＲＯＭを前記
Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を
行う。そして、補助記憶装置からシステムプログラムを
主記憶メモリとしてのＤＲＡＭにロードする。また、前
記中央処理装置ＣＰＵは、前記Ｉ／Ｏバスを通してＨＤ
ＤコントローラにＨＤＤをアクセスするものとして動作
する。

【００５５】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザは前記Ｉ／Ｏバス上のキーボードコン
トローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ Ａｄ
ａｐｔｅｒにより処理の入出力を行いながら作業を進め
る。そして、必要に応じてパラレルポートＰａｒａｌｌ
ｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ
Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用す
る。

【００５６】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。ユーザがファイルを読み書きしたい場
合には、ユーザは前記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
フラッシュメモリによって構成されたフラッシュファイ
ルシステムはそれを受けてファイルデータのアクセスを
行う。

【００５７】以上のようにして、本発明のＤＲＡＭなど
の半導体記憶装置は、コンピュータシステムの主記憶メ
モリ、さらに他のデジタル・スチル・カメラシステム、
自動車システムなどの各種システムの半導体記憶装置と
して広く適用することが可能である。

【００５８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５９】(1).ワード線のワード線長を列アドレスの
デコード単位（２^N ）と必ずしも一致させずにメモリセ
ルアレイを構成することで、メモリセルアレイのアレイ
構成設計の自由度を増加させることができるので、ワー
ドドライバの増加によるチップ面積の増加を最小限に抑
えつつ、ワード線立ち上がり時間の減少によるアクセス
速度の向上を実現することが可能となる。

【００６０】(2).前記(1) により、特にワードシャント
のようなメタル２層配線とせずに、１層配線のみで「チ
ップ面積重視」と「アクセス速度重視」とのアレイ構成
設計における検討項目の両立に対応することができるの
で、チップ面積の低減とアクセス速度の向上とのトレー
ドオフの最適解を持つチップ設計が可能となる。

【００６１】(3).階層形・多分割ワード線構造のＤＷＤ
方式においても、列アドレスのデコード単位とサブワー
ドドライバの起動するワード線長を必ずしも一致させず
にメモリセルアレイを構成することで、チップ面積の低
減とアクセス速度の向上とを両立した設計最適点を持つ
ようなアレイ構成を実現することが可能となる。

【００６２】(4).前記(1) 〜(3) により、チップ面積の
低減とアクセス速度の向上との両立が可能な半導体記憶
装置を得ることができ、さらにこれを搭載した小型化お
よび高速化が可能とされるコンピュータシステムなどの
各種システムを得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体記憶装置の
基本的なチップ構成を示すブロック図である。

【図２】本発明の実施の形態１におけるメモリセルアレ
イとその周辺回路の構成を詳細に示す説明図である。

【図３】本発明の実施の形態２である半導体記憶装置に
おけるメモリセルアレイとその周辺回路の構成を詳細に
示す説明図である。

【図４】本発明の実施の形態２に対応する通常のメモリ
セルアレイとその周辺回路の構成を詳細に示す説明図で
ある。

【図５】本発明の半導体記憶装置を用いたコンピュータ
システムの一例を示す機能ブロック図である。

【図６】本発明の前提となる「チップ面積重視」と「ア
クセス速度重視」とのトレードオフの関係において、通
常のメモリセルアレイとその周辺回路の構成の比較を示
す説明図である。

【図７】本発明の前提となる「チップ面積重視」と「ア
クセス速度重視」とのトレードオフの関係において、ワ
ード線立ち上がり波形の比較を示す特性図である。

【図８】本発明の前提となる「チップ面積重視」と「ア
クセス速度重視」とのトレードオフの関係を示す説明図
である。

【符号の説明】 １ メモリセルアレイ ２ ワードドライバ ３ 行デコーダ ４ 列デコーダ ５ Ｉ／Ｏ制御回路 ６ 入出力インターフェース回路 ７ サブワードドライバ ８ メインワードドライバ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが行方向および列方向
   に配列されたメモリセルアレイを有し、このメモリセル
   アレイ内の任意のメモリセルを行アドレス信号によるワ
   ード線の指定と列アドレス信号によるビット線の指定に
   より選択し、この選択されたメモリセルに対してデータ
   の書き込みおよび読み出しを行う半導体記憶装置であっ
   て、前記メモリセルアレイのアレイ構成設計において、
   前記ワード線のワード線長を列アドレスのデコード単位
   （２^N ）と一致させずに前記メモリセルアレイを構成す
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記列アドレスのデコード単位と一致させないワー
   ド線のワード線長を設定する場合に、１ワードドライバ
   当りで立ち上げるワード線のワード線長を、同一の記憶
   容量に対するチップ面積を考慮したメモリセルアレイ構
   成と、アクセス速度を考慮したメモリセルアレイ構成と
   のほぼ中間の値とすることを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項２記載の半導体記憶装置であっ
   て、前記メモリセルアレイを複数のメモリマットに分割
   し、これらの分割された複数のメモリマットを単一のメ
   モリマットとして扱って制御し、前記分割された複数の
   メモリマットにあるワード線をワードドライバにより同
   時に起動することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置であっ
   て、前記ワード線を階層形・多分割ワード線構造とし、
   かつ前記メモリセルアレイを複数のメモリマットに分割
   し、これらの分割された複数のメモリマットを単一のメ
   モリマットとして扱って制御し、前記分割された複数の
   メモリマットにあるサブワード線をサブワードドライバ
   により同時に起動することを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   記憶装置を用いたコンピュータシステムであって、前記
   半導体記憶装置に加えて、少なくとも、中央処理装置お
   よびその周辺回路などを有することを特徴とするコンピ
   ュータシステム。