JP2863795B2 - メモリ拡張ロジックを有する同期ｓｒａｍ - Google Patents
メモリ拡張ロジックを有する同期ｓｒａｍInfo
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、同期SRAM（スタティック・ランダム・アク
セス・メモリ）に関する。
セス・メモリ）に関する。
発明の背景 同期SRAMは、外部で発生したクロック信号に従って記
録されたりアクセスされるSRAMの一種である。クロック
信号はこの同期SRAMの同期動作を供給する。
録されたりアクセスされるSRAMの一種である。クロック
信号はこの同期SRAMの同期動作を供給する。
メモリ設計の発展において、記憶装置のサイズは、一
般に、ある世代から次世代へ４の倍数ずつ増加する。例
えば、256Kビットの記憶装置の次世代の記憶装置は1Mビ
ットの装置になる。1Mビットの装置の次は4Mビットの装
置になる等である。このようにメモリ・サイズが４倍ず
つ世代間で増えることは、世代毎のメモリ・サイズ間で
のメモリ深さ又はメモリ範囲に大きなギャップを残す。
例えば、32K×36ビットの記憶装置128K×36ビットの記
憶装置を用いることができるが、設計者は64K×36ビッ
トの記憶装置のような中間のメモリサイズを実装したい
場合を考える。中間のメモリサイズを達成できれば、メ
モリ容量を使い過ぎたりメモリ容量が不足するような欠
点がなく、システム設計に柔軟性を提供するので、望ま
しい。
般に、ある世代から次世代へ４の倍数ずつ増加する。例
えば、256Kビットの記憶装置の次世代の記憶装置は1Mビ
ットの装置になる。1Mビットの装置の次は4Mビットの装
置になる等である。このようにメモリ・サイズが４倍ず
つ世代間で増えることは、世代毎のメモリ・サイズ間で
のメモリ深さ又はメモリ範囲に大きなギャップを残す。
例えば、32K×36ビットの記憶装置128K×36ビットの記
憶装置を用いることができるが、設計者は64K×36ビッ
トの記憶装置のような中間のメモリサイズを実装したい
場合を考える。中間のメモリサイズを達成できれば、メ
モリ容量を使い過ぎたりメモリ容量が不足するような欠
点がなく、システム設計に柔軟性を提供するので、望ま
しい。
メモリ深さの拡張を達成する一般的な技術は、２つ以
上の記憶装置を相互にスタックし又は相互に積み重ね
て、それらを制御する外部ロジックを追加することによ
ってなされる。しかしながら、この技術はシステムレベ
ルの設計を複雑化するので好ましい代替法ではない。外
部ロジックを導入せず、中間の記憶装置サイズを提供す
ることがより望ましい。
上の記憶装置を相互にスタックし又は相互に積み重ね
て、それらを制御する外部ロジックを追加することによ
ってなされる。しかしながら、この技術はシステムレベ
ルの設計を複雑化するので好ましい代替法ではない。外
部ロジックを導入せず、中間の記憶装置サイズを提供す
ることがより望ましい。
外部ロジックの使用を避けるため、別の先行技術の方
法では、各々がアクティブ・ロー（active low）及びア
クティブ・ハイ（active high）のチップイネーブル（c
hip enable）を具備する２つの個別のSRAM装置を利用し
ている。２つのチップイネーブルは内部で論理的に組み
合わされ、１つの信号を用いて２つの同期SRAMの内の１
つに選択的にアクセスする。しかしながら、この設計の
欠点の１つは、装置双方を動作的に同時にディスエーブ
ル（使用不能）にしたり、これら装置をパイプライン・
モード（以下に示す）で動作させることができないこと
である。
法では、各々がアクティブ・ロー（active low）及びア
クティブ・ハイ（active high）のチップイネーブル（c
hip enable）を具備する２つの個別のSRAM装置を利用し
ている。２つのチップイネーブルは内部で論理的に組み
合わされ、１つの信号を用いて２つの同期SRAMの内の１
つに選択的にアクセスする。しかしながら、この設計の
欠点の１つは、装置双方を動作的に同時にディスエーブ
ル（使用不能）にしたり、これら装置をパイプライン・
モード（以下に示す）で動作させることができないこと
である。
１つの特定のタイプの同期SRAMは、同期バーストSRAM
であり、より高度なSRAMのパフォーマンスを達成するた
めにシステム内に設計されている。同期バーストSRAMは
内部カウンタを有し、該カウンタは、それぞれ外部で発
生し記憶装置にロードされたアドレスの通常２〜４個の
アドレスの内部アドレス指定を容易にする。内部「バー
スト」アドレスは、同様のアドレスを外部で発生させた
後、そのアドレスを従来の技術を用いる記憶装置にロー
ドする場合より迅速に発生できる。したがって、バース
トSRAMはより高速に動作し、より高度なパフォーマンス
を達成する。バースト読み取り能力を具備するSRAMに関
しては、米国特許第5,126,975号を参照のこと。
であり、より高度なSRAMのパフォーマンスを達成するた
めにシステム内に設計されている。同期バーストSRAMは
内部カウンタを有し、該カウンタは、それぞれ外部で発
生し記憶装置にロードされたアドレスの通常２〜４個の
アドレスの内部アドレス指定を容易にする。内部「バー
スト」アドレスは、同様のアドレスを外部で発生させた
後、そのアドレスを従来の技術を用いる記憶装置にロー
ドする場合より迅速に発生できる。したがって、バース
トSRAMはより高速に動作し、より高度なパフォーマンス
を達成する。バースト読み取り能力を具備するSRAMに関
しては、米国特許第5,126,975号を参照のこと。
同期バーストSRAMにとって、「アドレス・パイプライ
ン（address pipelining）」として知られているマイク
ロプロセッサ関連機能を容易にすることは望ましく且つ
有利である。一般に、同期バーストSRAMに装備されたマ
イクロプロセッサは、新しいアドレスをSRAM装置に入力
準備ができるたびに、アドレス・データ・ストローブ信
号を出力する。場合によっては、新しいアドレスの実行
を遅延させることが望ましい。例えば、同期バーストSR
AMにおいて、次の外部アドレスを受け取るまで、バース
トアドレス指定動作を継続することが望ましい。従っ
て、同期バーストSRAMは、バースト動作が完了するま
で、（マイクロプロセッサからのアドレス・データ・ス
トローブ信号によって示されるような）新しいアドレス
に対する動作の阻止或いは遅延ができなければならな
い。
ン（address pipelining）」として知られているマイク
ロプロセッサ関連機能を容易にすることは望ましく且つ
有利である。一般に、同期バーストSRAMに装備されたマ
イクロプロセッサは、新しいアドレスをSRAM装置に入力
準備ができるたびに、アドレス・データ・ストローブ信
号を出力する。場合によっては、新しいアドレスの実行
を遅延させることが望ましい。例えば、同期バーストSR
AMにおいて、次の外部アドレスを受け取るまで、バース
トアドレス指定動作を継続することが望ましい。従っ
て、同期バーストSRAMは、バースト動作が完了するま
で、（マイクロプロセッサからのアドレス・データ・ス
トローブ信号によって示されるような）新しいアドレス
に対する動作の阻止或いは遅延ができなければならな
い。
ただし、中間メモリサイズの達成にはコストがかか
る。４倍ずつ世代間のサイズが増加することによって、
経済性がもっとも実現される。安価に製造される中間メ
モリサイズを設計することが引き続き必要とされる。
る。４倍ずつ世代間のサイズが増加することによって、
経済性がもっとも実現される。安価に製造される中間メ
モリサイズを設計することが引き続き必要とされる。
本発明の同期SRAMは、外部ロジックを用いることな
く、中間メモリ深さを提供することによって上記欠点を
克服するものである。また、ここでの新規の同期SRAM
は、高価な構成部品或いは回路のないパイプライン・モ
ード及びパワーダウン・モードを含む。
く、中間メモリ深さを提供することによって上記欠点を
克服するものである。また、ここでの新規の同期SRAM
は、高価な構成部品或いは回路のないパイプライン・モ
ード及びパワーダウン・モードを含む。
発明の概要 本発明の一側面によると、同期SRAMモジュールは、メ
モリ・アレイ及び該メモリ・アレイにアクセスするため
の制御回路を有すると共に、第１、第２、並びに第３の
チップイネーブルを入力する第１のSRAMユニットとと、
メモリ・アレイ及び該メモリ・アレイにアクセスするた
めの制御回路を有すると共に、第１、第２、並びに第３
のチップイネーブル入力を有する第２のSRAMユニットと
を備える。この同期SRAMモジュールは、両方のSRAMユニ
ットを選択的にイネーブル（使用可能）或いはディスエ
ーブル（使用不能）にすると共に、アクセスのために第
１及び第２のSRAMユニットの内の一方を選択すべく、作
動的に接続されたモジュール（メモリ・モジュール）イ
ネーブル・メモリ選択回路を更に備え、該メモリ・モジ
ュールイネーブル・メモリ選択回路がモジュールイネー
ブル信号及びメモリ選択イネーブル信号を生成する。メ
モリ選択イネーブル信号は、第１及び第２のSRAMユニッ
トの第１及び第２のチップイネーブル入力の少なくとも
一方に接続され、メモリ選択イネーブル信号がある表明
ロジックレベルの場合、第1SRAMユニットを選択し、メ
モリ選択イネーブル信号が別の表明ロジックレベルの場
合、第2SRAM装置を選択する。モジュールイネーブル信
号は、第１及び第２のSRAM装置の各第３のチップイネー
ブル入力に接続され、該モジュールイネーブル信号があ
る表明ロジックレベルの場合、両方のSRAMユニットの動
作をイネーブルにし、該モジュールイネーブル信号が別
の表明ロジックレベルの場合、両方のSRAM装置の動作を
ディスエーブルにする。
モリ・アレイ及び該メモリ・アレイにアクセスするため
の制御回路を有すると共に、第１、第２、並びに第３の
チップイネーブルを入力する第１のSRAMユニットとと、
メモリ・アレイ及び該メモリ・アレイにアクセスするた
めの制御回路を有すると共に、第１、第２、並びに第３
のチップイネーブル入力を有する第２のSRAMユニットと
を備える。この同期SRAMモジュールは、両方のSRAMユニ
ットを選択的にイネーブル（使用可能）或いはディスエ
ーブル（使用不能）にすると共に、アクセスのために第
１及び第２のSRAMユニットの内の一方を選択すべく、作
動的に接続されたモジュール（メモリ・モジュール）イ
ネーブル・メモリ選択回路を更に備え、該メモリ・モジ
ュールイネーブル・メモリ選択回路がモジュールイネー
ブル信号及びメモリ選択イネーブル信号を生成する。メ
モリ選択イネーブル信号は、第１及び第２のSRAMユニッ
トの第１及び第２のチップイネーブル入力の少なくとも
一方に接続され、メモリ選択イネーブル信号がある表明
ロジックレベルの場合、第1SRAMユニットを選択し、メ
モリ選択イネーブル信号が別の表明ロジックレベルの場
合、第2SRAM装置を選択する。モジュールイネーブル信
号は、第１及び第２のSRAM装置の各第３のチップイネー
ブル入力に接続され、該モジュールイネーブル信号があ
る表明ロジックレベルの場合、両方のSRAMユニットの動
作をイネーブルにし、該モジュールイネーブル信号が別
の表明ロジックレベルの場合、両方のSRAM装置の動作を
ディスエーブルにする。
本発明の別の側面によると、同期バーストSRAM装置
は、メモリ・アレイ、書き込みドライバ、センサ増幅器
並びにI/Oバッファを有するSRAMコアと、該SRAMコア内
のメモリ・アレイのアドレスを受信するアドレスレジス
タと、該アドレスレジスタに接続されて該アドレスレジ
スタに積層された少なくとも１ビットのアドレス・ビッ
トを用いて付加的なアドレスを迅速に発生するバースト
アドレス発生器とを備える。同期バーストSRAMモジュー
ルは、外部アドレスがアドレスレジスタにロードされる
準備ができたことを示す外部アドレス信号を受信する入
力と、チップイネーブル信号を受信する３つのチップイ
ネーブル入力と、前記３つのチイップイネーブル入力に
接続されて、２つのタスク、即ち（１）同期バーストSR
AM装置を選択的にイネーブル或いはディスエーブルにす
るタスクと、（２）SRAM装置が３つのチップイネーブル
入力のチップイネーブル信号のブール関数に従ってイネ
ーブルの状態の場合、SRAMコアに選択的にアクセスする
ことを可能とするタスクとを実行するチップイネーブル
選択ロジックとを更に備え、前記チップイネーブル選択
ロジックが、チップイネーブル信号のブール関数の結果
であるSRAMコア・イネーブル信号を出力する。同期SRAM
モジュールは、前記チップイネーブル選択ロジックと前
記SRAMコアとの間に接続されて前記SRAMコア・イネーブ
ル信号王を一時的に蓄積するイネーブルレジスタと、前
記３つのチップイネーブル入力の少なくとも１つに接続
されて、１つのチップイネーブル入力で受信された１つ
のチップイネーブル信号が選択された表明ロジックレベ
ルの場合、前記外部アドレス信号を阻止し、それによっ
て、同期バーストSRAM装置のパイプライン動作を可能と
するパイプライン・ロジックとを更に備える。
は、メモリ・アレイ、書き込みドライバ、センサ増幅器
並びにI/Oバッファを有するSRAMコアと、該SRAMコア内
のメモリ・アレイのアドレスを受信するアドレスレジス
タと、該アドレスレジスタに接続されて該アドレスレジ
スタに積層された少なくとも１ビットのアドレス・ビッ
トを用いて付加的なアドレスを迅速に発生するバースト
アドレス発生器とを備える。同期バーストSRAMモジュー
ルは、外部アドレスがアドレスレジスタにロードされる
準備ができたことを示す外部アドレス信号を受信する入
力と、チップイネーブル信号を受信する３つのチップイ
ネーブル入力と、前記３つのチイップイネーブル入力に
接続されて、２つのタスク、即ち（１）同期バーストSR
AM装置を選択的にイネーブル或いはディスエーブルにす
るタスクと、（２）SRAM装置が３つのチップイネーブル
入力のチップイネーブル信号のブール関数に従ってイネ
ーブルの状態の場合、SRAMコアに選択的にアクセスする
ことを可能とするタスクとを実行するチップイネーブル
選択ロジックとを更に備え、前記チップイネーブル選択
ロジックが、チップイネーブル信号のブール関数の結果
であるSRAMコア・イネーブル信号を出力する。同期SRAM
モジュールは、前記チップイネーブル選択ロジックと前
記SRAMコアとの間に接続されて前記SRAMコア・イネーブ
ル信号王を一時的に蓄積するイネーブルレジスタと、前
記３つのチップイネーブル入力の少なくとも１つに接続
されて、１つのチップイネーブル入力で受信された１つ
のチップイネーブル信号が選択された表明ロジックレベ
ルの場合、前記外部アドレス信号を阻止し、それによっ
て、同期バーストSRAM装置のパイプライン動作を可能と
するパイプライン・ロジックとを更に備える。
図面の簡単な説明 図１は、本発明に係る構成の同期SRAMモジュールのブ
ロック図を示す。
ロック図を示す。
図２は、本発明に係る同期バーストSRAM装置の詳細な
ブロック図を示す。
ブロック図を示す。
発明の詳細な説明 図１は、中間サイズの記憶装置を提供するために設計
された同期SRAMモジュール10を示す。SRAMモジュール10
は、通常のメモリサイズの第１のSRAMユニット12及び通
常のメモリサイズの第２のSRAMユニット14を含み、これ
らのSRAMユニットは相互にスタックされ、メモリ容量を
効果的に２倍にしている。例えば、第1SRAMユニット12
及び第2SRAMユニット14は共に、32K×36の同期SRAMであ
ってよい。本発明に従って相互に結合された際、これら
第１及び第２のSRAMユニットが64K×36の同期SRAMモジ
ュールを形成する。
された同期SRAMモジュール10を示す。SRAMモジュール10
は、通常のメモリサイズの第１のSRAMユニット12及び通
常のメモリサイズの第２のSRAMユニット14を含み、これ
らのSRAMユニットは相互にスタックされ、メモリ容量を
効果的に２倍にしている。例えば、第1SRAMユニット12
及び第2SRAMユニット14は共に、32K×36の同期SRAMであ
ってよい。本発明に従って相互に結合された際、これら
第１及び第２のSRAMユニットが64K×36の同期SRAMモジ
ュールを形成する。
第１及び第2SRAMユニットは共に、メモリ・アレイ
と、該メモリ・アレイにアクセスするための制御回路と
備える。SRAMユニットの１つの好適実施例は同期バース
トSRAM装置であり、図２を参照して以下により詳細に説
明する。
と、該メモリ・アレイにアクセスするための制御回路と
備える。SRAMユニットの１つの好適実施例は同期バース
トSRAM装置であり、図２を参照して以下により詳細に説
明する。
SRAMユニット12及び14の各々は、３つのチップイネー
ブル入力を有する。これら３つのチップイネーブル入力
は先行技術設計と比べて有利であり、二重タスクに供す
るものであり、即ち、第1SRAMユニット12或いは第2SRAM
ユニット14の内の何れかの選択を可能とする一方、SRAM
ユニット双方を同時にパワーダウンするか又はディスエ
ーブルにする手段を供給する。
ブル入力を有する。これら３つのチップイネーブル入力
は先行技術設計と比べて有利であり、二重タスクに供す
るものであり、即ち、第1SRAMユニット12或いは第2SRAM
ユニット14の内の何れかの選択を可能とする一方、SRAM
ユニット双方を同時にパワーダウンするか又はディスエ
ーブルにする手段を供給する。
より詳細には、SRAMユニット12及び14は両方は、それ
ぞれ、第１チップイネーブル入力/CE2、第２チップイネ
ーブル入力CE2、並びに、第３チップイネーブル入力/CE
を有する。第1SRAMユニット12の第１チップイネーブル
入力/CE2と第2SRAMユニット14の第２チップイネーブル
入力CE2とは相互に接続されて。メモリ選択イネーブル
信号を導線16を通じて受信する。第1SRAMユニット12の
第２チップイネーブル入力は電源Vccに接続され、第2SR
AMユニット14の第１チップイネーブル入力はアースGNに
接続されている。
ぞれ、第１チップイネーブル入力/CE2、第２チップイネ
ーブル入力CE2、並びに、第３チップイネーブル入力/CE
を有する。第1SRAMユニット12の第１チップイネーブル
入力/CE2と第2SRAMユニット14の第２チップイネーブル
入力CE2とは相互に接続されて。メモリ選択イネーブル
信号を導線16を通じて受信する。第1SRAMユニット12の
第２チップイネーブル入力は電源Vccに接続され、第2SR
AMユニット14の第１チップイネーブル入力はアースGNに
接続されている。
この回路構成によれば、導線16で与えられたメモリ選
択イネーブル信号は、信号の表明ロジック・レベルに従
って、第1SRAMユニット12と第2SRAMユニット14との間で
動作可能に選択する。メモリ選択イネーブル信号が表明
されたLOWのような表明ロジック・レベルの場合、第1SR
AMユニット12が選択される。反対に、メモリ選択イネー
ブル信号が表明されたHIGHのような別の表明ロジック・
レベルの場合、第2SRAMユニット14が選択される。この
好適実施例において、メモリ選択イネーブル信号は、第
１或いは第２のSRAMユニット内のメモリ・アレイにアク
セスするために用いられるアドレスの１ビットである。
図１に示されるように、最上位ビット（MSB）A15はメモ
リ選択イネーブル信号として用いられ、第1SRAMユニッ
ト12と第2SRAMユニット14との間で動作可能に選択を行
う。
択イネーブル信号は、信号の表明ロジック・レベルに従
って、第1SRAMユニット12と第2SRAMユニット14との間で
動作可能に選択する。メモリ選択イネーブル信号が表明
されたLOWのような表明ロジック・レベルの場合、第1SR
AMユニット12が選択される。反対に、メモリ選択イネー
ブル信号が表明されたHIGHのような別の表明ロジック・
レベルの場合、第2SRAMユニット14が選択される。この
好適実施例において、メモリ選択イネーブル信号は、第
１或いは第２のSRAMユニット内のメモリ・アレイにアク
セスするために用いられるアドレスの１ビットである。
図１に示されるように、最上位ビット（MSB）A15はメモ
リ選択イネーブル信号として用いられ、第1SRAMユニッ
ト12と第2SRAMユニット14との間で動作可能に選択を行
う。
モジュールイネーブル信号/CEは、導線18を介して、
第1SRAMユニット12及び第2SRAMユニット14の第３チップ
イネーブル入力/CEに接続される。モジュールイネーブ
信号は、信号が表明されたLOWのような表明ロジック・
レベルの場合、両方のSRAMユニットの動作をイネーブル
にし、モジュールイネーブル信号が表明されたHIGHのよ
うな別の表明ロジック・レベルにある場合、両方のSRAM
ユニットの動作をネィスネーブルにする。それ故、本発
明のメモリ・モジュール10は従来の設計より有利で、
（複数のSRAMユニットからなる）モジュール全体を完全
にパワーダウンすることができる。
第1SRAMユニット12及び第2SRAMユニット14の第３チップ
イネーブル入力/CEに接続される。モジュールイネーブ
信号は、信号が表明されたLOWのような表明ロジック・
レベルの場合、両方のSRAMユニットの動作をイネーブル
にし、モジュールイネーブル信号が表明されたHIGHのよ
うな別の表明ロジック・レベルにある場合、両方のSRAM
ユニットの動作をネィスネーブルにする。それ故、本発
明のメモリ・モジュール10は従来の設計より有利で、
（複数のSRAMユニットからなる）モジュール全体を完全
にパワーダウンすることができる。
第１及び第２のSRAMユニット12,14をスタックするた
めの図示の接続構成は、モジュールイネーブル・メモリ
選択回路20の好適な構成の１つであり、同期SRAMモジュ
ール10の動作を部分的に制御する。なお、回路20を形成
する他の接続構成を用いることもできる。例えば、導線
16は第1SRAMユニット112の第２チップイネーブル入力CE
12及び第3SRAMユニット14の第１チップイネーブル入力/
CE2に接続できる。このような代替の構成において、第1
SRAMユニット12の第１チップイネーブル入力/CE2はアー
スに接続され、第2SRAMユニット14の第２チップイネー
ブル入力CE2は電源に接続されることになる。
めの図示の接続構成は、モジュールイネーブル・メモリ
選択回路20の好適な構成の１つであり、同期SRAMモジュ
ール10の動作を部分的に制御する。なお、回路20を形成
する他の接続構成を用いることもできる。例えば、導線
16は第1SRAMユニット112の第２チップイネーブル入力CE
12及び第3SRAMユニット14の第１チップイネーブル入力/
CE2に接続できる。このような代替の構成において、第1
SRAMユニット12の第１チップイネーブル入力/CE2はアー
スに接続され、第2SRAMユニット14の第２チップイネー
ブル入力CE2は電源に接続されることになる。
図２は、同期バーストSRAM装置30の好適構成を示し、
SRAMモジュール10にSRAM装置12及び14の内の１つとして
組み入れることができる。同期バーストSRAM装置30は、
従来の構成のSRAMコア32を含む。同期SRAMコア32は、メ
モリ・アレイ34、該メモリ・アレイ34に入力するデータ
を一時的に保持する１つ以上の書き込みドライバ36、セ
ンス増幅器38、前記メモリ・アレイに対するデータ転送
を容易にする（入力レジスタIR、出力バッファOB、任意
出力レジスタ等の）I/Oバッファ40を含む。
SRAMモジュール10にSRAM装置12及び14の内の１つとして
組み入れることができる。同期バーストSRAM装置30は、
従来の構成のSRAMコア32を含む。同期SRAMコア32は、メ
モリ・アレイ34、該メモリ・アレイ34に入力するデータ
を一時的に保持する１つ以上の書き込みドライバ36、セ
ンス増幅器38、前記メモリ・アレイに対するデータ転送
を容易にする（入力レジスタIR、出力バッファOB、任意
出力レジスタ等の）I/Oバッファ40を含む。
アドレス制御回路42は、SRAMコア内のメモリ・アレイ
の選択された位置にアクセスするためにSRAMコア32と接
続されている。好ましくは、アドレス制御回路42は、外
部で発生したアドレスA0〜A14を受信するアドレスレジ
スタ44と、該アドレスレジスタ44に接続されたバースア
ドレス発生器（burst address generator）46とを備え
る。バーストアドレス発生器46は、アドレスレジスタに
蓄積された少なくとも１アドレス・ビット、好ましくは
２アドレス・ビット以上のアドレス・ビットを用いる付
加内部アドレスを迅速に発生する。この構成において、
バーストアドレス発生器46は２ビット・バイナリカウン
タを備え、これが２つの最下位ビット（LSB）A0及びA1
を用いて、付加アドレスを外部で発生させる場合よりか
なり高速に内部で発生させる。
の選択された位置にアクセスするためにSRAMコア32と接
続されている。好ましくは、アドレス制御回路42は、外
部で発生したアドレスA0〜A14を受信するアドレスレジ
スタ44と、該アドレスレジスタ44に接続されたバースア
ドレス発生器（burst address generator）46とを備え
る。バーストアドレス発生器46は、アドレスレジスタに
蓄積された少なくとも１アドレス・ビット、好ましくは
２アドレス・ビット以上のアドレス・ビットを用いる付
加内部アドレスを迅速に発生する。この構成において、
バーストアドレス発生器46は２ビット・バイナリカウン
タを備え、これが２つの最下位ビット（LSB）A0及びA1
を用いて、付加アドレスを外部で発生させる場合よりか
なり高速に内部で発生させる。
同期バーストSRAM装置30は、複数の１ビット書き込み
レジスタ48を有し、これら書き込みレジスタ48が、書き
込み動作時、メモリ・アレイに対するデータ入力のため
に対応する書き込みドライバ36を作動させる。書き込み
レジスタ48が「１」のようなバイナリビットを保持する
場合、書き込みドライバ36はイネーブルになり、データ
をメモリ・アレイ34に転送する。書き込みレジスタ48が
「０」のような他のバイナリビットを保持する場合、対
応する書き込みドライバはイネーブルでなくなり、読み
出し動作が行われていることを示す。書き込みレジスタ
48は、それぞれのビット書き込み信号/BW1、/BW2、/BW
3、/BW4及びクロック入力信号CLKによって制御される。
また、書き込みレジスタ48の動作は、モジュールイネー
ブル信号/CE及び外部アドレス信号/ADSPの論理的組み合
わせによって部分的に制御される。本実施例において、
外部アドレス信号はマイクロプロセッサからのアドレス
・データ・ストローブ/ADSPの形態であり、外部アドレ
スがアドレスレジスタ44にロードされる準備ができてい
ることを示す。
レジスタ48を有し、これら書き込みレジスタ48が、書き
込み動作時、メモリ・アレイに対するデータ入力のため
に対応する書き込みドライバ36を作動させる。書き込み
レジスタ48が「１」のようなバイナリビットを保持する
場合、書き込みドライバ36はイネーブルになり、データ
をメモリ・アレイ34に転送する。書き込みレジスタ48が
「０」のような他のバイナリビットを保持する場合、対
応する書き込みドライバはイネーブルでなくなり、読み
出し動作が行われていることを示す。書き込みレジスタ
48は、それぞれのビット書き込み信号/BW1、/BW2、/BW
3、/BW4及びクロック入力信号CLKによって制御される。
また、書き込みレジスタ48の動作は、モジュールイネー
ブル信号/CE及び外部アドレス信号/ADSPの論理的組み合
わせによって部分的に制御される。本実施例において、
外部アドレス信号はマイクロプロセッサからのアドレス
・データ・ストローブ/ADSPの形態であり、外部アドレ
スがアドレスレジスタ44にロードされる準備ができてい
ることを示す。
SRAM装置30に対する残りの入力は、バーストアドレス
発生器46のバイナリカウンタを増分するために用いられ
るアドレス・アドバンス信号入力/ADVと、制御装置から
のアドレス・ストローブ信号/ADSCを受信する入力と、
３つのチップイネーブル入力/CE2,CE2,/CEと、出力イネ
ーブル入力/OE入力と、任意パリティ・ディスエーブルP
DIS入力とを含む。
発生器46のバイナリカウンタを増分するために用いられ
るアドレス・アドバンス信号入力/ADVと、制御装置から
のアドレス・ストローブ信号/ADSCを受信する入力と、
３つのチップイネーブル入力/CE2,CE2,/CEと、出力イネ
ーブル入力/OE入力と、任意パリティ・ディスエーブルP
DIS入力とを含む。
３つのチップイネーブル入力は、図１を参照して以上
に説明したチップイネーブル入力と同じでモある。以下
の続く議論のために、この同期バーストSRAM装置30を図
１のSRAMモジュール10における第1SRAM装置12として用
いることを仮定する。図１に示されるように、第１のチ
ップイネーブル入力/CE2（符号50によって示される）は
MSB（最上位のビット）A15を受信するため接続され、第
２のチップイネーブル入力CE2（符号52によって示され
る）は電源Vccに接続され、第３のチップイネーブル入
力/CE（符号54によって示される）はモジュールイネー
ブル信号を受信するため接続される。
に説明したチップイネーブル入力と同じでモある。以下
の続く議論のために、この同期バーストSRAM装置30を図
１のSRAMモジュール10における第1SRAM装置12として用
いることを仮定する。図１に示されるように、第１のチ
ップイネーブル入力/CE2（符号50によって示される）は
MSB（最上位のビット）A15を受信するため接続され、第
２のチップイネーブル入力CE2（符号52によって示され
る）は電源Vccに接続され、第３のチップイネーブル入
力/CE（符号54によって示される）はモジュールイネー
ブル信号を受信するため接続される。
同期バーストSRAM装置30は、３つのチップイネーブル
入力50,52,54に接続されたチップイネーブル・選択ロジ
ック56をも含む。チップイネーブル・選択ロジック56
は、（１）同期バーストSRAM装置を選択的にイネーブル
或いはディスエーブルにする、（２）SRAM装置がイネー
ブル状態のとき、SRAMコア32に対するアクセスを選択的
に可能とするの二重の関数を遂行する。これら関数は、
３つのチップイネーブル入力の信号のブール関数に基づ
いて達成される。チップイネーブル・選択ロジック56
は、ロジック56によって提供されたブール関数の結果と
して、SRAMコア32をイネーブルにするSRAMコア・イネー
ブル信号を発生する。１ビットのイネーブルレジスタ58
はチップイネーブル・選択ロジック56とSRAMコア32との
間に接続され、SRAMコア・イネーブル信号を一時的に蓄
積する。このように、SRAMコアはレジスタ58に保持され
た単一のイネーブル信号に応答するだけであるが、この
単一のコアイネーブル信号はSRAM装置全体に対する３つ
のチップイネーブル信号の関係にしたがって発生する。
入力50,52,54に接続されたチップイネーブル・選択ロジ
ック56をも含む。チップイネーブル・選択ロジック56
は、（１）同期バーストSRAM装置を選択的にイネーブル
或いはディスエーブルにする、（２）SRAM装置がイネー
ブル状態のとき、SRAMコア32に対するアクセスを選択的
に可能とするの二重の関数を遂行する。これら関数は、
３つのチップイネーブル入力の信号のブール関数に基づ
いて達成される。チップイネーブル・選択ロジック56
は、ロジック56によって提供されたブール関数の結果と
して、SRAMコア32をイネーブルにするSRAMコア・イネー
ブル信号を発生する。１ビットのイネーブルレジスタ58
はチップイネーブル・選択ロジック56とSRAMコア32との
間に接続され、SRAMコア・イネーブル信号を一時的に蓄
積する。このように、SRAMコアはレジスタ58に保持され
た単一のイネーブル信号に応答するだけであるが、この
単一のコアイネーブル信号はSRAM装置全体に対する３つ
のチップイネーブル信号の関係にしたがって発生する。
好適な形態において、チップイネーブル・選択ロジッ
ク56は、３つのチップイネーブル入力50,52,54に接続さ
れた３つの入力及びイネーブルレジスタ58に接続された
１つの出力を有するANDゲート60を備える。３つのチッ
プイネーブル信号/CE、/CE2、CE2を組み合わせるブール
関数は、 /CE AND/CE2 AND CE2 として定義される。
ク56は、３つのチップイネーブル入力50,52,54に接続さ
れた３つの入力及びイネーブルレジスタ58に接続された
１つの出力を有するANDゲート60を備える。３つのチッ
プイネーブル信号/CE、/CE2、CE2を組み合わせるブール
関数は、 /CE AND/CE2 AND CE2 として定義される。
SRAM装置30はアドレス・パイプライン・ロジック62を
含み、該ロジック62は３つのチップイネーブル入力の少
なくとも１つ、特に、第３のチップイネーブル入力54に
接続される。パイプライン・ロジック62は、外部アドレ
ス信号/ADSPをブロックして、外部アドレスがアドレス
レジスタへのロー待機中である旨のチップへの通知を防
ぐために設けられている。この信号阻止関数によって、
同期バーストSRAM装置のパイプライ・モードでの動作を
可能としている。パイプライン・モードにおける動作の
一例として、バーストアドレス発生器46は、外部アドレ
ス信号/ADSPが示す外部アドレスからの干渉を受けず
に、複数の付加アドレスを発生することを可能とするこ
とである。
含み、該ロジック62は３つのチップイネーブル入力の少
なくとも１つ、特に、第３のチップイネーブル入力54に
接続される。パイプライン・ロジック62は、外部アドレ
ス信号/ADSPをブロックして、外部アドレスがアドレス
レジスタへのロー待機中である旨のチップへの通知を防
ぐために設けられている。この信号阻止関数によって、
同期バーストSRAM装置のパイプライ・モードでの動作を
可能としている。パイプライン・モードにおける動作の
一例として、バーストアドレス発生器46は、外部アドレ
ス信号/ADSPが示す外部アドレスからの干渉を受けず
に、複数の付加アドレスを発生することを可能とするこ
とである。
パイプライン・ロジック62はNORゲートを備え、該NOR
ゲートは、マイクロプロセッサが生成したアドレス・デ
ータ・ストローブ/ADSPに接続された１つの入力と、第
３チップイネーブル入力54でモジュールイネーブル信号
に接続された１つの入力とを有する。このように、入力
54のモジュールイネーブル信号が表明されたHIGHのよう
な選択された表明ロジックレベルである場合、パイプラ
イン・ロジック62は、外部アドレス信号/ADSPがブロッ
クされ、SRAM装置の動作に影響して、それによって、パ
イプライン動作を行う。
ゲートは、マイクロプロセッサが生成したアドレス・デ
ータ・ストローブ/ADSPに接続された１つの入力と、第
３チップイネーブル入力54でモジュールイネーブル信号
に接続された１つの入力とを有する。このように、入力
54のモジュールイネーブル信号が表明されたHIGHのよう
な選択された表明ロジックレベルである場合、パイプラ
イン・ロジック62は、外部アドレス信号/ADSPがブロッ
クされ、SRAM装置の動作に影響して、それによって、パ
イプライン動作を行う。
それによって、チップイネーブル・選択ロジック56、
イネーブルレジスタ58、並びに、パイプライン・ロジッ
ク62は３つの所望の関数を行う装置制御回路を提供して
いる。３つの関数とは、（１）SRAM装置を選択的にイネ
ーブル或いはディスエーブルにする関数、（２）SRAM装
置がイネーブル状態のとき、SRAMコアに選択的にアクセ
スする関数、（３）SRAM装置のパイプライン動作を選択
的に可能とする関数である。本発明の回路構成は、追加
的な外部ロジックまたは回路を導入することなく、３つ
の所望の特徴を達成する。更に、本発明は、少数の論理
ゲート及びレジストからなる安価なロジック設計を用い
て、これらの所望の結果を達成している。本発明は、本
出願に開示した手段が本発明を実行する好適形態を採っ
ているので、図示及び記載した特定の特徴のみに限定さ
れなることはない。
イネーブルレジスタ58、並びに、パイプライン・ロジッ
ク62は３つの所望の関数を行う装置制御回路を提供して
いる。３つの関数とは、（１）SRAM装置を選択的にイネ
ーブル或いはディスエーブルにする関数、（２）SRAM装
置がイネーブル状態のとき、SRAMコアに選択的にアクセ
スする関数、（３）SRAM装置のパイプライン動作を選択
的に可能とする関数である。本発明の回路構成は、追加
的な外部ロジックまたは回路を導入することなく、３つ
の所望の特徴を達成する。更に、本発明は、少数の論理
ゲート及びレジストからなる安価なロジック設計を用い
て、これらの所望の結果を達成している。本発明は、本
出願に開示した手段が本発明を実行する好適形態を採っ
ているので、図示及び記載した特定の特徴のみに限定さ
れなることはない。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 G11C 7/00
Claims (15)
- 【請求項１】同期SRAMモジュール（10）であって、 メモリ・アレイ及び該メモリ・アレイにアクセスするた
めの制御回路を有すると共に、第１、第２、並びに第３
のチップイネーブル入力を有する第１のSRAMユニット
（12）と、 メモリ・アレイ及び該メモリ・アレイにアクセスするた
めの制御回路を有すると共に、第１、第２、並びに第３
のチップイネーブル入力を有する第２のSRAMユニット
（14）と、 前記SRAMユニット双方を選択的にイネーブル或いはディ
スエーブルにすると共に、アクセスのために前記第１及
び第２のSRAMユニットの一方を選択するように動作可能
に接続されたモジュールイネーブル・メモリ選択回路で
あり、モジュールイネーブル信号及びメモリ選択イネー
ブル信号を発生するメモリ・モジュール・メモリ選択回
路と、を備え、 前記メモリ選択イネーブル信号が、前記第１及び第２の
SRAMユニットの前記第１及び第２のチップイネーブルの
入力の少なくとも１つに接続されて、前記メモリ選択イ
ネーブル信号がある表明ロジックレベルの場合、前記第
１のSRAMユニットを選択し、前記メモリ選択イネーブル
信号が別の表明ロジックレベルの場合、前記第２のSRAM
ユニットを選択し、 前記モジュールイネーブル信号が、前記第１及び第２の
SRAMユニットの前記第３のチップイネーブル入力に接続
されて、前記モジュールイネーブル信号がある表明ロジ
ックレベルの場合、前記SRAMユニット双方の動作をイネ
ーブルにし、前記モジュールイネーブル信号が別の表明
ロジックレベルの場合、前記SRAMユニット双方の動作を
ディスエーブルにすることを特徴とする同期SRAMモジュ
ール（10）。 - 【請求項２】前記メモリ選択イネーブル信号が、前記第
１のSRAMユニットの前記第１のチップイネーブル入力に
接続されると共に、前記第２のSRAMユニットの前記第２
のチップイネーブル入力に接続されており、 前記第１のSRAMユニットの前記第２のチップイネーブル
入力が、電源に接続されており、 前記第２のSRAMユニットの前記第１のチップイネーブル
入力が、接地されている、請求項１に記載の同期SRAMモ
ジュール。 - 【請求項３】前記メモリ選択イネーブル信号が、前記第
１及び第２のSRAMユニットの内の１つのメモリ・アレイ
にアクセスするために用いられるアドレスの１ビットで
ある、請求項１に記載の同期SRAMモジュール。 - 【請求項４】前記第１のSRAMユニットが、同期バースト
SRAM装置（30）を備え、該同期バーストSRAM装置が、 メモリ・アレイ（34）、書き込みドライバ（36）、セン
ス増幅器（38）、並びにI/Oバッファ（40）を有すSRAM
コア（32）と、 前記SRAMコア内のメモリ・アレイのアドレスを受信する
アドレスレジスタ（44）と、 前記アドレスレジスタに接続され、前記アドレスレジス
タに蓄積された少なくとも１ビットのアドレス・ビット
を用いて、付加的なアドレスを迅速に発生するバースト
アドレス発生器（46）と、 外部アドレスが前記アドレスレジスタにロードされる準
備ができたことを示す外部アドレス信号を受信する入力
と、 チップイネーブル信号を受信する３つのチップイネーブ
ル入力（50,52,54）と、 前記３つのチップイネーブル入力に接続され、前記同期
バーストSRAM装置を選択的にイネーブル或いはディスエ
ーブルにするタスクと、前記３つのチップイネーブル入
力の前記チップイネーブル信号のブール関数に従って前
記SRAM装置がイネーブルの状態の場合、前記SRAMコアに
選択的にアクセスすることを可能とするタスクとの二重
タスクを実行するチップイネーブル選択ロジック（56）
であり、前記チップイネーブル信号の前記ブール関数の
結果であるSRAMコア・イネーブル信号を出力するチップ
イネーブル選択ロジック（56）と、 前記チップイネーブル選択ロジックと前記SRAMコアとの
間に接続され、前記SRAMコア・イネーブル信号を一時的
に蓄積するイネーブルレジスタ（58）と、 前記３つのチップイネーブル入力の少なくとも１つに接
続され、前記１つのチップイネーブル入力で受信された
１つのチップイネーブル信号が選択された表明ロジック
レベルの場合、前記外部アドレス信号を阻止し、それに
よって、前記同期バーストSRAM装置のパイプライン動作
を可能とするパイプライン・ロジック（62）と、を備え
る、請求項１に記載の同期バーストSRAMモジュール。 - 【請求項５】前記チップイネーブル選択ロジックが、前
記３つのチップイネーブル入力に接続された３つの入力
と、前記イネーブルレジスタに接続された１つの出力と
を有するANDゲート（60）を備える、請求項４に記載の
同期SRAMモジュール。 - 【請求項６】前記チップイネーブル信号が、/CE、/CE
2、並びに、CE2を含み、前記ブール関数が、/CE AND/CE
2 AND CE2として定義される、請求項４に記載の同期SRA
Mモジュール。 - 【請求項７】同期SRAM装置（30）であって、 メモリ・アレイ（34）、センス増幅器（38）、並びにI/
Oバッファ（40）を有するSRAMコア（32）と、 SRAMコア内のメモリ・アレイの選択された位置にアクセ
するアドレス制御回路（44）と、 チップイネーブル信号を受信する第１チップイネーブル
入力（50）、第２チップイネーブル入力（52）、並びに
第３チップイネーブル入力（54）と、 前記SRAM（コア）と、前記第１、第２並びに第３のチッ
プイネーブル入力とに接続された装置制御回路であり、
前記同期SRAM装置を選択的にイネーブル或いはディスエ
ーブルにするタスクと、前記３つのチップイネーブル入
力での前記チップイネーブル信号のブール関数に従って
イネーブルにされた際、前記SRAMコアに選択的にアクセ
スすることを可能とするタスクとの二重タスクを実行す
る装置制御回路と、を備えることを特徴とする同期SRAM
装置（30）。 - 【請求項８】前記装置制御回路が、 前記第１、第２並びに第３のチップイネーブル入力に接
続され、前記ブール関数に従って前記チップイネーブル
信号を処理して、SRAMコア・イネーブル信号を出力する
チップイネーブル選択ロジック（56）と、 前記SRAMコア・イネーブル信号を一時的に蓄積するイネ
ーブルレジスタ（58）と、を備える、請求項７に記載の
同期SRAM装置。 - 【請求項９】前記チップイネーブル選択ロジックが、前
記第１、第２並びに第３のチップイネーブル入力に接続
された３つの入力と前記イネーブルレジスタに接続され
た１つの出力とを有するANDゲート（60）を備える、請
求項８に記載の同期SRAM装置。 - 【請求項１０】前記チップイネーブル信号が、/CE、/CE
2、並びに、CE2を含み、前記ブール関数が、/CE AND/CE
2 AND CE2として定義される、請求項７に記載の同期SRA
M装置。 - 【請求項１１】前記アドレス制御回路が、 前記SRAMコアの前記メモリ・アレイのアドレスを受信す
るアドレスレジスタ（44）と、 前記アドレスレジスタに接続され、前記アドレスレジス
タに蓄積された少なくとも１ビットのアドレス・ビット
を用いて、付加的なアドレスを迅速に発生するバースト
アドレス発生器（46）と、を含む、請求項７に記載の同
期SRAM装置。 - 【請求項１２】外部アドレスが前記アドレス制御回路で
待機中であることを示す外部アドレス信号を受信する入
力を更に備え、 前記装置制御回路が、前記第１、第２並びに第３のチッ
プイネーブル入力の１つに接続されたパイプライン・ロ
ジック（62）を含み、前記１つのチップイネーブル入力
の前記チップイネーブル信号が選択された表明ロジック
レベルの場合、前記外部アドレス信号を阻止し、それに
よって、前記SRAM装置のパイプライン動作を可能とする
ことを特徴とする、請求項７に記載の同期SRAM装置。 - 【請求項１３】前記同期SRAM装置が第１の同期SRAM装置
（12）で、メモリ・モジュール（10）上に取り付けられ
ており、前記メモリ・モジュールが、 メモリ・アレイ及び該メモリ・アレイにアクセスする制
御回路を有すると共に、第１、第２並びに第３チップイ
ネーブル入力を有する第２のSRAM装置（14）と、 前記SRAM装置双方を選択的にイネーブル或いはディスエ
ーブルにすると共に、アクセスのために前記第１及び第
２のSRAM装置の一方を選択するように動作可能に接続さ
れたモジュールイネーブル・メモリ選択回路であり、モ
ジュールイネーブル信号及びメモリ選択イネーブル信号
を発生するメモリ・モジュールイネーブル・メモリ選択
回路と、を備え、 前記メモリ選択イネーブル信号が、前記第１及び第２の
SRAM装置の前記第１及び第２のチップイネーブル入力の
少なくとも１つに接続されて、前記メモリ選択イネーブ
ル信号がある表明ロジックレベルの場合、前記第１のSR
AM装置を選択し、前記メモリ選択イネーブル信号が別の
表明ロジックレベルの場合、前記第２のSRAM装置を選択
し、 前記モジュールイネーブル信号が、前記第１及び第２の
SRAM装置の前記第３のチップイネーブル入力に接続され
て、前記モジュールイネーブル信号がある表明ロジック
レベルの場合、前記SRAM装置双方の動作をイネーブルに
し、前記モジュールイネーブル信号が別の表明ロジック
レベルの場合、前記SRAM装置双方の動作をディスエーブ
ルにすることを特徴とする、請求項７に記載の同期SRAM
モジュール。 - 【請求項１４】前記メモリ選択イネーブル信号が、前記
第１のSRAMユニットの前記第１のチップイネーブル入力
に接続されると共に、前記第２のSRAMユニットの前記第
２のチップイネーブル入力に接続されており、 前記第１のSRAMユニットの前記第２のチップイネーブル
入力が、電源に接続されており、 前記第２のSRAMユニットの前記第１のチップイネーブル
入力が、接地されている、請求項13に記載の同期SRAMモ
ジュール。 - 【請求項１５】前記メモリ選択イネーブル信号が前記第
１及び第２のSRAMユニットの内の１つのメモリ・アレイ
にアクセスすべく使用されるアドレスにおける１ビット
である、請求項13に記載の同期SRAM装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/391,725 US5848431A (en) | 1995-02-21 | 1995-02-21 | Synchronous SRAMs having multiple chip select inputs and a standby chip enable input |
| US08/391,725 | 1995-02-21 | ||
| US391,725 | 1995-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10506495A JPH10506495A (ja) | 1998-06-23 |
| JP2863795B2 true JP2863795B2 (ja) | 1999-03-03 |
Family
ID=23547690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8525740A Expired - Lifetime JP2863795B2 (ja) | 1995-02-21 | 1996-02-13 | メモリ拡張ロジックを有する同期ｓｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5848431A (ja) |
| JP (1) | JP2863795B2 (ja) |
| KR (1) | KR100254752B1 (ja) |
| WO (1) | WO1996026519A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205514B1 (en) | 1995-02-21 | 2001-03-20 | Micron Technology, Inc. | Synchronous SRAM having global write enable |
| US5848431A (en) * | 1995-02-21 | 1998-12-08 | Micron Technology, Inc. | Synchronous SRAMs having multiple chip select inputs and a standby chip enable input |
| US6094703A (en) * | 1995-02-21 | 2000-07-25 | Micron Technology, Inc. | Synchronous SRAM having pipelined memory access enable for a burst of addresses |
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US6202119B1 (en) * | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| KR100306966B1 (ko) * | 1998-08-04 | 2001-11-30 | 윤종용 | 동기형버스트반도체메모리장치 |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
| US6301188B1 (en) | 1999-08-11 | 2001-10-09 | Micron Technology, Inc. | Method and apparatus for registering free flow information |
| US6469954B1 (en) | 2000-08-21 | 2002-10-22 | Micron Technology, Inc. | Device and method for reducing idle cycles in a semiconductor memory device |
| DE10136853B4 (de) * | 2001-07-27 | 2004-11-18 | Infineon Technologies Ag | Verfahren zur Datenkommunikation mehrerer Halbleiterspeicherbausteine mit einem Controllerbaustein und dafür eingerichteter Halbleiterspeicherbaustein |
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