JPH10506495A - メモリ拡張ロジックを有する同期ｓｒａｍ - Google Patents

Abstract

(57)【要約】 同期ＳＲＡＭモジュールは、第１及び第２のＳＲＡＭチップを備える。これらＳＲＡＭチップは、３つのチップイネーブル入力をそれぞれが有する。モジュールイネーブル・メモリ選択回路がこれら２つのＳＲＡＭチップに接続され、(1)これらＳＲＡＭチップに対しての選択的なイネーブル或いはディスエーブルを為すタスクと、（２）アクセスのために第１或いは第２のＳＲＡＭチップの内の何れかを選択するタスクとの二重タスクを実行する。ＳＲＡＭモジュールはパイプライン・モードに配置でき、パイプライン・モードでは、マイクロプロセッサからの外部信号が無視され、バースト読み出しのような内部動作を容易にしている。ＳＲＡＭモジュールで用いられる同期バーストＳＲＡＭ装置の場合についても記載されている。

Description

【発明の詳細な説明】 メモリ拡張ロジックを有する同期ＳＲＡＭ 発明の技術分野 本発明は、同期ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に関 する。 発明の背景 同期ＳＲＡＭは、外部で発生したクロック信号に従って記録されたりアクセス されるＳＲＡＭの一種である。クロック信号はこの同期ＳＲＡＭの同期動作を供 給する。 メモリ設計の発展において、記憶装置のサイズは、一般に、ある世代から次世 代へ４の倍数ずつ増加する。例えば、２５６Ｋビットの記憶装置の次世代の記憶 装置は１Ｍビットの装置になる。１Ｍビットの装置の次は４Ｍビットの装置にな る等である。このようにメモリ・サイズが４倍ずつ世代間で増えることは、世代 毎のメモリ・サイズ間でのメモリ深さ又はメモリ範囲に大きなギャップを残す。 例えば、３２Ｋ×３６ビットの記憶装置及び１２８Ｋ×３６ビットの記憶装置を 用いることができるが、設計者は６４Ｋ×３６ビットの記憶装置のような中間の メモリサイズを実装したい場合を考える。中間のメモリサイズを達成できれば、 メモリ容量を使い過ぎたりメモリ容量が不足するような欠点がなく、システム設 計に柔軟性を提供するので、望ましい。 メモリ深さの拡張を達成する一般的な技術は、２つ以上の記憶装置を相互にス タックし又は相互に積み重ねて、それらを制御する外部ロジックを追加すること によってなされる。しかしながら、この技術はシステムレベルの設計を複雑化す るので好ましい代替法ではない。外部ロジックを導入せず、中間の記憶装置サイ ズを提供することがより望ましい。 外部ロジックの使用を避けるため、別の先行技術の方法では、各々がアクティ ブ・ロー(active low)及びアクティブ・ハイ(active high)のチップイネーブル( chip enable)を具備する２つの個別のＳＲＡＭ装置を利用している。２つのチ ップイネーブルは内部で論理的に組み合わされ、１つの信号を用いて２つの同期 ＳＲＡＭの内の１つに選択的にアクセスする。しかしながら、この設計の欠点の １つは、装置双方を動作的に同時にディスエーブル（使用不能）にしたり、これ ら装置をパイプライン・モード（以下に示す）で動作させることができないこと である。 １つの特定のタイプの同期ＳＲＡＭは、同期バーストＳＲＡＭであり、より高 度なＳＲＡＭのパフォーマンスを達成するためシステム内に設計されている。同 期バーストＳＲＡＭは内部カウンタを有し、該カウンタは、それぞれ外部で発生 し記憶装置にロードされたアドレスの通常２〜４個のアドレスの内部アドレス指 定を容易にする。内部「バースト」アドレスは、同様のアドレスを外部で発生さ せた後、そのアドレスを従来の技術を用いる記憶装置にロードする場合より迅速 に発生できる。したがって、バーストＳＲＡＭはより高速に動作し、より高度な パフォーマンスを達成する。 同期バーストＳＲＡＭにとって、「アドレス・パイプライン(address pipelin ing)」として知られるマイクロプロセッサ関連機能を容易にすることは望ましく 且つ有利である。一般に、同期バーストＳＲＡＭに装備されたマイクロプロセッ サは、新しいアドレスをＳＲＡＭ装置に入力する準備ができるたびに、アドレス ・データ・ストローブ信号を出力する。場合によっては、新しいアドレスの実行 を遅延させることが望ましい。例えば、同期バーストＳＲＡＭにおいて、次の外 部アドレスを受け取るまで、バーストアドレス指定動作を継続することが望まし い。従って、同期バーストＳＲＡＭは、バースト動作が完了するまで、（マイク ロプロセッサからのアドレス・データ・ストローブ信号によって示されるような ）新しいアドレスに対する動作の阻止或いは遅延ができなければならない。 ただし、中間メモリサイズの達成にはコストがかかる。４倍ずつ世代間のサイ ズが増加することによって、経済性がもっとも実現される。安価に製造される中 間メモリサイズを設計することが引き続き必要とされる。 本発明の同期ＳＲＡＭは、外部ロジックを用いることなく、中間メモリ深さを 提供することによって上記欠点を克服するものである。また、ここでの新規の同 期ＳＲＡＭは、高価な構成部品或いは回路のないパイプライン・モード及びパワ ーダウン・モードを含む。 発明の概要 本発明の一側面によると、同期ＳＲＡＭモジュールは、メモリ・アレイ及び該 メモリ・アレイにアクセスするための制御回路を有すると共に、第１、第２、並 びに第３のチップイネーブル入力をする第１のＳＲＡＭユニットと、メモリ・ア レイ及び該メモリ・アレイにアクセスするための制御回路を有すると共に、第１ 、第２、並びに第３のチップイネーブル入力を有する第２のＳＲＡＭユニットと を備える。この同期ＳＲＡＭモジュールは、両方のＳＲＡＭユニットを選択的に イネーブル（使用可能）或いはディスエーブル（使用不能）にすると共に、アク セスのために第１及び第２のＳＲＡＭユニットの内の一方を選択すべく、作動的 に接続されたモジュール（メモリ・モジュール）イネーブル・メモリ選択回路を 更に備え、該メモリ・モジュールイネーブル・メモリ選択回路がモジュールイネ ーブル信号及びメモリ選択イネーブル信号を生成する。メモリ選択イネーブル信 号は、第１及び第２のＳＲＡＭユニットの第１及び第２のチップイネーブル入力 の少なくとも一方に接続され、メモリ選択イネーブル信号がある表明ロジックレ ベルの場合、第ＩＳＲＡＭユニットを選択し、メモリ選択イネーブル信号が別の 表明ロジックレベルの場合、第２ＳＲＡＭ装置を選択する。モジュールイネーブ ル信号は、第１及び第２のＳＲＡＭ装置の各第３のチップイネーブル入力に接続 され、該モジュールイネーブル信号がある表明ロジックレベルの場合、両方のＳ ＲＡＭユニットの動作をイネーブルにし、該モジュールイネーブル信号が別の表 明ロジックレベルの場合、両方のＳＲＡＭ装置の動作をディスエーブルにする。 本発明の別の側面によると、同期バーストＳＲＡＭ装置は、メモリ・アレイ、 書き込みドライバ、センス増幅器並びにＩ／Ｏバッファを有するＳＲＡＭコアと 、該ＳＲＡＭコア内のメモリ・アレイのアドレスを受信するアドレスレジスタと 、該アドレスレジスタに接続されて該アドレスレジスタに蓄積された少なくとも １ビットのアドレス・ビットを用いて付加的なアドレスを迅速に発生するバース トアドレス発生器とを備える。同期バーストＳＲＡＭモジュールは、外部アドレ スがアドレスレジスタにロードされる準備ができたことを示す外部アドレス信号 を 受信する入力と、チップイネーブル信号を受信する３つのチップイネーブル入力 と、前記３つのチップイネーブル入力に接続されて、２つのタスク、即ち（１） 同期バーストＳＲＡＭ装置を選択的にイネーブル或いはディスエーブルにするタ スクと、（２）ＳＲＡＭ装置が３つのチップイネーブル入力のチップイネーブル 信号のブール関数に従ってイネーブルの状態の場合、ＳＲＡＭコアに選択的にア クセスすることを可能とするタスクとを実行するチップイネーブル選択ロジック とを更に備え、前記チップイネーブル選択ロジックが、チップイネーブル信号の ブール関数の結果であるＳＲＡＭコア・イネーブル信号を出力する。同期ＳＲＡ Ｍモジュールは、前記チップイネーブル選択ロジックと前記ＳＲＡＭコアとの間 に接続されて前記ＳＲＡＭコア・イネーブル信号を一時的に蓄積するイネーブル レジスタと、前記３つのチップイネーブル入力の少なくとも１つに接続されて、 １つのチップイネーブル入力で受信された１つのチップイネーブル信号が選択さ れた表明ロジックレベルの場合、前記外部アドレス信号を阻止し、それによって 、同期バーストＳＲＡＭ装置のパイプライン動作を可能とするパイプライン・ロ ジックとを更に備える。 図面の簡単な説明 図１は、本発明に係る構成の同期ＳＲＡＭモジュールのブロック図を示す。 図２は、本発明に係る同期バーストＳＲＡＭ装置の詳細なブロック図を示す。 発明の詳細な説明 図１は、中間サイズの記憶装置を提供するために設計された同期ＳＲＡＭモジ ュール１０を示す。ＳＲＡＭモジュール１０は、通常のメモリサイズの第１のＳ ＲＡＭユニット１２及び通常のメモリサイズの第２のＳＲＡＭユニット１４を含 み、これらのＳＲＡＭユニットは相互にスタックされ、メモリ容量を効果的に２ 倍にしている。例えば、第１ＳＲＡＭユニット１２及び第２ＳＲＡＭユニット１ ４は共に、３２Ｋ×３６の同期ＳＲＡＭであってよい。本発明に従って相互に結 合された際、これら第１及び第２のＳＲＡＭユニットが６４Ｋ×３６の同期ＳＲ ＡＭモジュールを形成する。 第１及び第２ＳＲＡＭユニットは共に、メモリ・アレイと、該メモリ・アレイ にアクセスするための制御回路とを備える。ＳＲＡＭユニットの１つの好適実施 例は同期バーストＳＲＡＭ装置であり、図２を参照して以下により詳細に説明す る。 ＳＲＡＭユニット１２及び１４の各々は、３つのチップイネーブル入力を有す る。これら３つのチップイネーブル入力は先行技術設計と比べて有利であり、二 重タスクに供するものであり、即ち、第１ＳＲＡＭユニット１２或いは第２ＳＲ ＡＭユニット１４の内の何れかの選択を可能とする一方、ＳＲＡＭユニット双方 を同時にパワーダウンするか又はディスエーブルにする手段を供給する。 より詳細には、ＳＲＡＭユニット１２及び１４は両方は、それぞれ、第１チッ プイネーブル入力／ＣＥ２、第２チップイネーブル入力ＣＥ２、並びに、第３チ ップイネーブル入力／ＣＥを有する。第１ＳＲＡＭユニット１２の第１チップイ ネーブル入力／ＣＥ２と第２ＳＲＡＭユニット１４の第２チップイネーブル入力 ＣＥ２とは相互に接続されて、メモリ選択イネーブル信号を導線１６を通じて受 信する。第１ＳＲＡＭユニット１２の第２チップイネーブル入力は電源Ｖ ccに 接続され、第２ＳＲＡＭユニット１４の第１チップイネーブル入力はアースＧ_N に接続されている。 この回路構成によれば、導線１６で与えられたメモリ選択イネーブル信号は、 信号の表明ロジック・レベルに従って、第１ＳＲＡＭユニット１２と第２ＳＲＡ Ｍユニット１４との間で動作可能に選択する。メモリ選択イネーブル信号が表明 されたＬＯＷのような表明ロジック・レベルの場合、第１ＳＲＡＭユニット１２ が選択される。反対に、メモリ選択イネーブル信号が表明されたＨＩＧＨのよう な別の表明ロジック・レベルの場合、第２ＳＲＡＭユニット１４が選択される。 この好適実施例において、メモリ選択イネーブル信号は、第１或いは第２のＳＲ ＡＭユニット内のメモリ・アレイにアクセスするために用いられるアドレスの１ ビットである。図１に示されるように、最上位ビット（ＭＳＢ）Ａ１５はメモリ 選択イネーブル信号として用いられ、第１ＳＲＡＭユニット１２と第２ＳＲＡＭ ユニット１４との間で動作可能に選択を行う。 モジュールイネーブル信号／ＣＥは、導線１８を介して、第１ＳＲＡＭユニッ ト１２及び第２ＳＲＡＭユニット１４の第３チップイネーブル入力／ＣＥに接続 される。モジュールイネーブル信号は、信号が表明されたＬＯＷのような表明ロ ジック・レベルの場合、両方のＳＲＡＭユニットの動作をイネーブルにし、モジ ュールイネーブル信号が表明されたＨＩＧＨのような別の表明ロジック・レベル にある場合、両方のＳＲＡＭユニットの動作をディスネーブルにする。それ故、 本発明のメモリ・モジユール１０は従来の設計より有利で、（複数のＳＲＡＭユ ニットからなる）モジュール全体を完全にパワーダウンすることができる。 第１及び第２のＳＲＡＭユニット１２，１４をスタックするための図示の接続 構成は、モジュールイネーブル・メモリ選択回路２０の好適な構成の１つであり 、同期ＳＲＡＭモジュール１０の動作を部分的に制御する。なお、回路２０を形 成する他の接続構成を用いることもできる。例えば、導線１６は第１ＳＲＡＭユ ニット１２の第２チップイネーブル入力ＣＥ２及び第２ＳＲＡＭユニット１４の 第１チップイネーブル入力／ＣＥ２に接続できる。このような代替の構成におい て、第１ＳＲＡＭユニット１２の第１チップイネーブル入力／ＣＥ２はアースに 接続され、第２ＳＲＡＭユニット１４の第２チップイネーブル入力ＣＥ２は電源 に接続されることになる。 図２は、同期バーストＳＲＡＭ装置３０の好適構成を示し、ＳＲＡＭモジュー ル１０にＳＲＡＭ装置１２及び１４の内の１つとして組み入れることができる。 同期バーストＳＲＡＭ装置３０は、従来の構成のＳＲＡＭコア３２を含む。同期 ＳＲＡＭコア３２は、メモリ・アレイ３４、該メモリ・アレイ３４に入力するデ ータを一時的に保持する１つ以上の書き込みドライバ３６、センス増幅器３８、 前記メモリ・アレイに対するデータ転送を容易にする（入力レジスタＩＲ、出力 バッファＯＢ、任意出力レジスタ等の）Ｉ／Ｏバッファ４０を含む。 アドレス制御回路４２は、ＳＲＡＭコア内のメモリ・アレイの選択された位置 にアクセスするためにＳＲＡＭコア３２と接続されている。好ましくは、アドレ ス制御回路４２は、外部で発生したアドレスＡ０〜Ａ１４を受信するアドレスレ ジスタ４４と、該アドレスレジスタ４４に接続されたバーストアドレス発生器(b urst address generator)４６とを備える。バーストアドレス発生器４６は、ア ドレスレジスタに蓄積された少なくとも１アドレス・ビット、好ましくは２アド レス・ビット以上のアドレス・ビットを用いる付加内部アドレスを迅速に発生す る。この構成において、バーストアドレス発生器４６は２ビット・バイナリカ ウンタを備え、これが２つの最下位ビット（ＬＳＢ）Ａ０及びＡ１を用いて、付 加アドレスを外部で発生させる場合よりかなり高速に内部で発生させる。 同期バーストＳＲＡＭ装置３０は、複数の１ビット書き込みレジスタ４８を有 し、これら書き込みレジスタ４８が、書き込み動作時、メモリ・アレイに対する データ入力のために対応する書き込みドライバ３６を作動させる。書き込みレジ スタ４８が「１」のようなバイナリビットを保持する場合、書き込みドライバ３ ６はイネーブルになり、データをメモリ・アレイ３４に転送する。書き込みレジ スタ４８が「０」のような他のバイナリビットを保持する場合、対応する書き込 みドライバはイネーブルでなくなり、読み出し動作が行われていることを示す。 書き込みレジスタ４８は、それそれのビット書き込み信号／ＢＷ１、／ＢＷ２、 ／ＢＷ３、／ＢＷ４及びクロック入力信号ＣＬＫによって制御される。また、書 き込みレジスタ４８の動作は、モジュールイネーブル信号／ＣＥ及び外部アドレ ス信号／ＡＤＳＰの論理的組み合わせによって部分的に制御される。本実施例に おいて、外部アドレス信号はマイクロプロセッサからのアドレス・データ・スト ローブ／ＡＤＳＰの形態であり、外部アドレスがアドレスレジスタ４４にロード される準備ができていることを示す。 ＳＲＡＭ装置３０に対する残りの入力は、バーストアドレス発生器４６のバイ ナリカウンタを増分するために用いられるアドレス・アドバンス信号入力／ＡＤ Ｖと、制御装置からのアドレス・ストローブ信号／ＡＤＳＣを受信する入力と、 ３つのチップイネーブル入力／ＣＥ２，ＣＥ２，／ＣＥと、出力イネーブル入力 ／ＯＥ入力と、任意パリティ・ディスエーブルＰＤＩＳ入力とを含む。 ３つのチップイネーブル入力は、図１を参照して以上に説明したチップイネー ブル入力と同じである。以下の続く議論のために、この同期バーストＳＲＡＭ装 置３０を図１のＳＲＡＭモジュール１０における第１ＳＲＡＭ装置１２として用 いることを仮定する。図１に示されるように、第１のチップイネーブル入力／Ｃ Ｅ２（符号５０によって示される）はＭＳＢ（最上位のビット）Ａ１５を受信す るため接続され、第２のチップイネーブル入力ＣＥ２（符号５２によって示され る）は電源Ｖ_ccに接続され、第３のチップイネーブル入力／ＣＥ（符号５４によ って示される）はモジュールイネーブル信号を受信するため接続される。 同期バーストＳＲＡＭ装置３０は、３つのチップイネーブル入力５０，５２， ５４に接続されたチップイネーブル・選択ロジック５６をも含む。チップイネー ブル・選択ロジック５６は、（１）同期バーストＳＲＡＭ装置を選択的にイネー ブル或いはディスエーブルにする、（２）ＳＲＡＭ装置がイネーブル状態のとき 、ＳＲＡＭコア３２に対するアクセスを選択的に可能とするの二重の関数を遂行 する。これら関数は、３つのチップイネーブル入力の信号のブール関数に基づい て達成される。チップイネーブル・選択ロジック５６は、ロジック５６によって 提供されたブール関数の結果として、ＳＲＡＭコア３２をイネーブルにするＳＲ ＡＭコア・イネーブル信号を発生する。１ビットのイネーブルレジスタ５８はチ ップイネーブル・選択ロジック５６とＳＲＡＭコア３２との間に接続され、ＳＲ ＡＭコア・イネーブル信号を一時的に蓄積する。このように、ＳＲＡＭコアはレ ジスタ５８に保持された単一のイネーブル信号に応答するだけであるが、この単 一のコアイネーブル信号はＳＲＡＭ装置全体に対する３つのチップイネーブル信 号の関係にしたがって発生する。 好適な形態において、チップイネーブル・選択ロジック５６は、３つのチップ イネーブル入力５０，５２，５４に接続された３つの入力及びイネーブルレジス タ５８に接続された１つの出力を有するＡＮＤゲート６０を備える。３つのチッ プイネーブル信号／ＣＥ、／ＣＥ２、ＣＥ２を組み合わせるブール関数は、 ／ＣＥ ＡＮＤ／ＣＥ２ ＡＮＤ ＣＥ２ として定義される。 ＳＲＡＭ装置３０はアドレス・パイプライン・ロジック６２を含み、該ロジッ ク６２は３つのチップイネーブル入力の少なくとも１つ、特に、第３のチップイ ネーブル入力５４に接続される。パイプライン・ロジック６２は、外部アドレス 信号／ＡＤＳＰをブロックして、外部アドレスがアドレスレジスタへのロード待 機中である旨のチップへの通知を防ぐために設けられている。この信号阻止関数 によって、同期バーストＳＲＡＭ装置のパイプライン・モードでの動作を可能と している。パイプライン・モードにおける動作の一例として、バーストアドレス 発生器４６は、外部アドレス信号／ＡＤＳＰが示す外部アドレスからの干渉を受 けずに、複数の付加アドレスを発生することを可能とすることである。 パイプライン・ロジック６２はＮＯＲゲートを備え、該ＮＯＲゲートは、マイ クロプロセッサが生成したアドレス・データ・ストローブ／ＡＤＳＰに接続され た１つの入力と、第３チップイネーブル入力５４でモジュールイネーブル信号に 接続された１つの入力とを有する。このように、入力５４のモジュールイネーブ ル信号が表明されたＨＩＧＨのような選択された表明ロジックレベルである場合 、パイプライン・ロジック６２は、外部アドレス信号／ＡＤＳＰがブロックされ 、ＳＲＡＭ装置の動作に影響して、それによって、パイプライン動作を行う。 それによって、チップイネーブル・選択ロジック５６、イネーブルレジスタ５ ８、並びに、パイプライン・ロジック６２は３つの所望の関数を行う装置制御回 路を提供している。３つの関数とは、（１）ＳＲＡＭ装置を選択的にイネーブル 或いはディスエーブルにする関数、（２）ＳＲＡＭ装置がイネーブル状態のとき 、ＳＲＡＭコアに選択的にアクセスする関数、（３）ＳＲＡＭ装置のパイプライ ン動作を選択的に可能とする関数である。本発明の回路構成は、追加的な外部ロ ジックまたは回路を導入することなく、３つの所望の特徴を達成する。更に、本 発明は、少数の論理ゲート及びレジスタからなる安価なロジック設計を用いて、 これらの所望の結果を達成している。本発明は、本出願に開示した手段が本発明 を実行する好適形態を採っているので、図示及び記載した特定の特徴のみに限定 されなることはない。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年１月１３日 【補正内容】 ップイネーブルは内部で論理的に組み合わされ、１つの信号を用いて２つの同期 ＳＲＡＭの内の１つに選択的にアクセスする。しかしながら、この設計の欠点の １つは、装置双方を動作的に同時にディスエーブル（使用不能）にしたり、これ ら装置をパイプライン・モード（以下に示す）で動作させることができないこと である。 １つの特定のタイプの同期ＳＲＡＭは、同期バーストＳＲＡＭであり、より高 度なＳＲＡＭのパフォーマンスを達成するためシステム内に設計されている。同 期バーストＳＲＡＭは内部カウンタを有し、該カウンタは、それぞれ外部で発生 し記憶装置にロードされたアドレスの通常２〜４個のアドレスの内部アドレス指 定を容易にする。内部「バースト」アドレスは、同様のアドレスを外部で発生さ せた後、そのアドレスを従来の技術を用いる記憶装置にロードする場合より迅速 に発生できる。したがって、バーストＳＲＡＭはより高速に動作し、より高度な パフォーマンスを達成する。バースト読み取り能力を具備するＳＲＡＭに関して は、米国特許第5,126,975号を参照のこと。 同期バーストＳＲＡＭにとって、「アドレス・パイプライン(address pipelin ing)」として知られるマイクロプロセッサ関連機能を容易にすることは望ましく 且つ有利である。一般に、同期バーストＳＲＡＭに装備されたマイクロプロセッ サは、新しいアドレスをＳＲＡＭ装置に入力する準備ができるたびに、アドレス ・データ・ストローブ信号を出力する。場合によっては、新しいアドレスの実行 を遅延させることが望ましい。例えば、同期バーストＳＲＡＭにおいて、次の外 部アドレスを受け取るまで、バーストアドレス指定動作を継続することが望まし い。従って、同期バーストＳＲＡＭは、バースト動作が完了するまで、（マイク ロプロセッサからのアドレス・データ・ストローブ信号によって示されるような ）新しいアドレスに対する動作の阻止或いは遅延ができなければならない。 ただし、中間メモリサイズの達成にはコストかかかる。４倍ずつ世代間のサイ ズが増加することによって、経済性がもっとも実現される。安価に製造される中 間メモリサイズを設計することが引き続き必要とされる。 本発明の同期ＳＲＡＭは、外部ロジックを用いることなく、中間メモリ深さを 提供することによって上記欠点を克服するものである。また、ここでの新規の同 請求の範囲 １． 同期ＳＲＡＭモジュール（１０）であって、 メモリ・アレイ及び該メモリ・アレイにアクセスするための制御回路を有する と共に、第１、第２、並びに第３のチップイネーブル入力を有する第１のＳＲＡ Ｍユニット（１２）と、 メモリ・アレイ及び該メモリ・アレイにアクセスするための制御回路を有する と共に、第１、第２、並びに第３のチップイネーブル入力を有する第２のＳＲＡ Ｍユニット（１４）と、 前記ＳＲＡＭユニット双方を選択的にイネーブル或いはディスエーブルにする と共に、アクセスのために前記第１及び第２のＳＲＡＭユニットの一方を選択す るように動作可能に接続されたモジュールイネーブル・メモリ選択回路であり、 モジュールイネーブル信号及びメモリ選択イネーブル信号を発生するメモリ・モ ジュール・メモリ選択回路と、を備え、 前記メモリ選択イネーブル信号が、前記第１及び第２のＳＲＡＭユニットの前 記第１及び第２のチップイネーブル入力の少なくとも１つに接続されて、前記メ モリ選択イネーブル信号がある表明ロジックレベルの場合、前記第１のＳＲＡＭ ユニットを選択し、前記メモリ選択イネーブル信号が別の表明ロジックレベルの 場合、前記第２のＳＲＡＭユニットを選択し、 前記モジュールイネーブル信号が、前記第１及び第２のＳＲＡＭユニットの前 記第３のチップイネーブル入力に接続されて、前記モジュールイネーブル信号が ある表明ロジックレベルの場合、前記ＳＲＡＭユニット双方の動作をイネーブル にし、前記モジュールイネーブル信号が別の表明ロジックレベルの場合、前記Ｓ ＲＡＭユニット双方の動作をディスエーブルにすることを特徴とする同期ＳＲＡ Ｍモジュール（１０）。 ２． 前記メモリ選択イネーブル信号が、前記第１のＳＲＡＭユニットの前 記第１のチップイネーブル入力に接続されると共に、前記第２のＳＲＡＭユニッ トの前記第２のチップイネーブル入力に接続されており、 前記第１のＳＲＡＭユニットの前記第２のチップイネーブル入力が、電源に接 続されており、 前記第２のＳＲＡＭユニットの前記第１のチップイネーブル入力が、接地され ている、請求項１に記載の同期ＳＲＡＭモジュール。 ３． 前記メモリ選択イネーブル信号が、前記第１及び第２のＳＲＡＭユニ ットの内の１つのメモリ・アレイにアクセスするために用いられるアドレスの１ ビットである、請求項１に記載の同期ＳＲＡＭモジュール。 ４． 前記第１のＳＲＡＭユニットが、同期バーストＳＲＡＭ装置（３０） を備え、該同期バーストＳＲＡＭ装置が、 メモリ・アレイ（３４）、書き込みドライバ（３６）、センス増幅器（３８） 、並びにＩ／Ｏバッフア（４０）を有するＳＲＡＭコア（３２）と、 前記ＳＲＡＭコア内のメモリ・アレイのアドレスを受信するアドレスレジスタ （４４）と、 前記アドレスレジスタに接続され、前記アドレスレジスタに蓄積された少なく とも１ビットのアドレス・ビットを用いて、付加的なアドレスを迅速に発生する バーストアドレス発生器（４６）と、 外部アドレスが前記アドレスレジスタにロードされる準備ができたことを示す 外部アドレス信号を受信する入力と、 チップイネーブル信号を受信する３つのチップイネーブル入力（５０，５２， ５４）と、 前記３つのチップイネーブル入力に接続され、前記同期バーストＳＲＡＭ装置 を選択的にイネーブル或いはディスエーブルにするタスクと、前記３つのチップ イネーブル入力の前記チップイネーブル信号のブール関数に従って前記ＳＲＡＭ 装置がイネーブルの状態の場合、前記ＳＲＡＭコアに選択的にアクセスすること を可能とするタスクとの二重タスクを実行するチップイネーブル選択ロジック（ ５６）であり、前記チップイネーブル信号の前記ブール関数の結果であるＳＲＡ Ｍコア・イネーブル信号を出力するチップイネーブル選択ロジック（５６）と、 前記チップイネーブル選択ロジックと前記ＳＲＡＭコアとの間に接続され、前 記ＳＲＡＭコア・イネーブル信号を一時的に蓄積するイネーブルレジスタ（５８ ）と、 前記３つのチップイネーブル入力の少なくとも１つに接続され、前記１つのチ ップイネーブル入力で受信された１つのチップイネーブル信号が選択された表明 ロジックレベルの場合、前記外部アドレス信号を阻止し、それによって、前記同 期バーストＳＲＡＭ装置のパイプライン動作を可能とするパイプライン・ロジッ ク（６２）と、を備える、請求項１に記載の同期バーストＳＲＡＭモジュール。 ５． 前記チップイネーブル選択ロジックが、前記３つのチップイネーブル 入力に接続された３つの入力と、前記イネーブルレジスタに接続された１つの出 力とを有するＡＮＤゲート（６０）を備える、請求項４に記載の同期ＳＲＡＭモ ジュール。 ６． 前記チップイネーブル信号が、／ＣＥ、／ＣＥ２、並びに、ＣＥ２を 含み、前記ブール関数が、／ＣＥ ＡＮＤ／ＣＥ２ ＡＮＤ ＣＥ２として定義さ れる、請求項４に記載の同期ＳＲＡＭモジュール。 ７． 同期ＳＲＡＭ装置（３０）であって、 メモリ・アレイ（３４）、センス増幅器（３８）、並びにＩ／Ｏバッファ（４ ０）を有するＳＲＡＭコア（３２）と、 ＳＲＡＭコア内のメモリ・アレイの選択された位置にアクセスするアドレス制 御回路（４４）と、 チップイネーブル信号を受信する第１チップイネーブル入力（５０）、第２チ ップイネーブル入力（５２）、並びに第３チップイネーブル入力（５４）と、 前記ＳＲＡＭコアと、前記第１、第２並びに第３のチップイネーブル入力とに 接続された装置制御回路であり、前記同期ＳＲＡＭ装置を選択的にイネーブル或 いはディスエーブルにするタスクと、前記３つのチップイネーブル入力での前記 チップイネーブル信号のブール関数に従ってイネーブルにされた際、前記ＳＲＡ Ｍコアに選択的にアクセスすることを可能とするタスクとの二重タスクを実行す る装置制御回路と、を備えることを特徴とする同期ＳＲＡＭ装置（３０）。 ８． 前記装置制御回路が、 前記第１、第２並びに第３のチップイネーブル入力に接続され、前記ブール関 数に従って前記チップイネーブル信号を処理して、ＳＲＡＭコア・イネーブル信 号を出力するチップイネーブル選択ロジック（５６）と、 前記ＳＲＡＭコア・イネーブル信号を一時的に蓄積するイネーブルレジスタ（ ５８）と、を備える、請求項７に記載の同期ＳＲＡＭ装置。 ９． 前記チップイネーブル選択ロジックが、前記第１、第２並びに第３の チップイネーブル入力に接続された３つの入力と前記イネーブルレジスタに接続 された１つの出力とを有するＡＮＤゲート（６０）を備える、請求項８に記載の 同期ＳＲＡＭ装置。 １０． 前記チップイネーブル信号が、／ＣＥ、／ＣＥ２、並びに、ＣＥ２を 含み、前記ブール関数が、／ＣＥ ＡＮＤ／ＣＥ２ ＡＮＤ ＣＥ２として定義さ れる、請求項７に記載の同期ＳＲＡＭ装置。 １１． 前記アドレス制御回路が、 前記ＳＲＡＭコア内の前記メモリ・アレイのアドレスを受信するアドレスレジ スタ（４４）と、 前記アドレスレジスタに接続され、前記アドレスレジスタに蓄積された少なく とも１ビットのアドレス・ビットを用いて、付加的なアドレスを迅速に発生する バーストアドレス発生器（４６）と、を含む、請求項７に記載の同期ＳＲＡＭ装 置。 １２． 外部アドレスが前記アドレス制御回路で待機中であることを示す外部 アドレス信号を受信する入力を更に備え、 前記装置制御回路が、前記第１、第２並びに第３のチップイネーブル入力の１ つに接続されたパイプライン・ロジック（６２）を含み、前記１つのチップイネ ーブル入力の前記チップイネーブル信号が選択された表明ロジックレベルの場合 、前記外部アドレス信号を阻止し、それによって、前記ＳＲＡＭ装置のパイプラ イン動作を可能とすることを特徴とする、請求項７に記載の同期ＳＲＡＭ装置。 １３． 前記同期ＳＲＡＭ装置が第１の同期ＳＲＡＭ装置（１２）で、メモリ ・モジュール（１０）上に取り付けられており、前記メモリ・モジュールが、 メモリ・アレイ及び該メモリ・アレイにアクセスする制御回路を有すると共に 、第１、第２並びに第３チッブイネーブル入力を有する第２のＳＲＡＭ装置（１ ４）と、 前記ＳＲＡＭ装置双方を選択的にイネーブル或いはディスエーブルにすると共 に、アクセスのために前記第１及び第２のＳＲＡＭ装置の一方を選択するように 動作可能に接続されたモジュールイネーブル・メモリ選択回路であり、モジュー ルイネーブル信号及びメモリ選択イネーブル信号を発生するメモリ・モジュール イネーブル・メモリ選択回路と、を備え、 前記メモリ選択イネーブル信号が、前記第１及び第２のＳＲＡＭ装置の前記第 １及び第２のチップイネーブル入力の少なくとも１つに接続されて、前記メモリ 選択イネーブル信号がある表明ロジックレベルの場合、前記第１のＳＲＡＭ装置 を選択し、前記メモリ選択イネーブル信号が別の表明ロジックレベルの場合、前 記第２のＳＲＡＭ装置を選択し、 前記モジュールイネーブル信号が、前記第１及び第２のＳＲＡＭ装置の前記第 ３のチップイネーブル入力に接続されて、前記モジュールイネーブル信号がある 表明ロジックレベルの場合、前記ＳＲＡＭ装置双方の動作をイネーブルにし、前 記モジュールイネーブル信号が別の表明ロジックレベルの場合、前記ＳＲＡＭ装 置双方の動作をディスエーブルにすることを特徴とする、請求項７に記載の同期 ＳＲＡＭモジュール。 １４． 前記メモリ選択イネーブル信号が、前記第１のＳＲＡＭユニットの前 記第１のチップイネーブル入力に接続されると共に、前記第２のＳＲＡＭユニッ トの前記第２のチップイネーブル入力に接続されており、 前記第１のＳＲＡＭユニットの前記第２のチップイネーブル入力が、電源に接 続されており、 前記第２のＳＲＡＭユニットの前記第１のチップイネーブル入力が、接地され ている、請求項１３に記載の同期ＳＲＡＭモジュール。 １５． 前記メモリ選択イネーブル信号が前記第１及び第２のＳＲＡＭユニッ トの内の１つのメモリ・アレイにアクセスすべく使用されるアドレスにおける１ ビットである、請求項１３に記載の同期ＳＲＡＭ装置。

Claims (1)

1. 【特許請求の範囲】 １． 同期ＳＲＡＭモジュールであって、 メモリ・アレイ及び該メモリ・アレイにアクセスするための制御回路を有する と共に、第１、第２、並びに第３のチップイネーブル入力を有する第１のＳＲＡ Ｍユニットと、 メモリ・アレイ及び該メモリ・アレイにアクセスするための制御回路を有する と共に、第１、第２、並びに第３のチップイネーブル入力を有する第２のＳＲＡ Ｍユニットと、 前記ＳＲＡＭユニット双方を選択的にイネーブル或いはディスエーブルにする と共に、アクセスのために前記第１及び第２のＳＲＡＭユニットの一方を選択す るように動作可能に接続されたモジュールイネーブル・メモリ選択回路であり、 モジュールイネーブル信号及びメモリ選択イネーブル信号を発生するメモリ・モ ジュール・メモリ選択回路と、を備え、 前記メモリ選択イネーブル信号が、前記第１及び第２のＳＲＡＭユニットの前 記第１及び第２のチップイネーブル入力の少なくとも１つに接続されて、前記メ モリ選択イネーブル信号がある表明ロジックレベルの場合、前記第１のＳＲＡＭ ユニットを選択し、前記メモリ選択イネーブル信号が別の表明ロジックレベルの 場合、前記第２のＳＲＡＭユニットを選択し、 前記モジュールイネーブル信号が、前記第１及び第２のＳＲＡＭユニットの前 記第３のチップイネーブル入力に接続されて、前記モジュールイネーブル信号が ある表明ロジックレベルの場合、前記ＳＲＡＭユニット双方の動作をイネーブル にし、前記モジュールイネーブル信号が別の表明ロジックレベルの場合、前記Ｓ ＲＡＭユニット双方の動作をディスエーブルにする、ことから成る同期ＳＲＡＭ モジュール。 ２． 前記メモリ選択イネーブル信号が、前記第１のＳＲＡＭユニットの前 記第１のチップイネーブル入力に接続されると共に、前記第２のＳＲＡＭユニッ トの前記第２のチップイネーブル入力に接続されており、 前記第１のＳＲＡＭユニットの前記第２のチップイネーブル入力が、電源に接 続されており、 前記第２のＳＲＡＭユニットの前記第１のチップイネーブル入力が、接地され ている、請求項１に記載の同期ＳＲＡＭモジュール。 ３． 前記メモリ選択イネーブル信号が、前記第１及び第２のＳＲＡＭユニ ットの内の１つのメモリ・アレイにアクセスするために用いられるアドレスの１ ビットである、請求項１に記載の同期ＳＲＡＭモジュール。 ４． 同期ＳＲＡＭ装置であって、 メモリ・アレイ、書き込みドライバ、センス増幅器、並びにＩ／Ｏバッファを 有するＳＲＡＭコアと、 ＳＲＡＭコア内のメモリ・アレイの選択された位置にアクセスするアドレス制 御回路と、 チップイネーブル信号を受信する３つのチップイネーブル入力と、 前記ＳＲＡＭコア及び前記３つのチップイネーブル入力に接続された装置制御 回路であり、（１）前記同期ＳＲＡＭ装置を選択的にイネーブル或いはディスエ ーブルにするタスクと、（２）前記３つのチップイネーブル入力での前記チップ イネーブル信号のブール関数に従ってイネーブルにされた際、前記ＳＲＡＭコア に選択的にアクセスすることを可能とするタスクとの二重タスクを実行する装置 制御回路と、を備える同期ＳＲＡＭ装置。 ５． 前記装置制御回路が、 前記３つのチップイネーブル入力に接続され、前記ブール関数に従って前記チ ップイネーブル信号を処理して、ＳＲＡＭコア・イネーブル信号を出力するチッ プイネーブル選択ロジックと、 前記ＳＲＡＭコア・イネーブル信号を一時的に蓄積するイネーブルレジスタと 、を備える、請求項４に記載の同期ＳＲＡＭ装置。 ６． 前記チップイネーブル選択ロジックが、前記３つのチップイネーブル 入力に接続された３つの入力と前記イネーブルレジスタに接続された１つの出力 とを有するＡＮＤゲートを備える、請求項５に記載の同期ＳＲＡＭ装置。 ７． 前記チップイネーブル信号が、／ＣＥ、／ＣＥ２、並びに、ＣＥ２を 含み、前記ブール関数が、／ＣＥ ＡＮＤ／ＣＥ２ ＡＮＤ ＣＥ２として定義さ れる、請求項４に記載の同期ＳＲＡＭ装置。 ８． 前記アドレス制御回路が、 前記ＳＲＡＭコア内の前記メモリ・アレイのアドレスを受信するアドレスレジ スタと、 前記アドレスレジスタに接続され、前記アドレスレジスタに蓄積された少なく とも１ビットのアドレス・ビットを用いて、付加的なアドレスを迅速に発生する バーストアドレス発生器と、を含む、請求項４に記載の同期ＳＲＡＭ装置。 ９． 外部アドレスが前記アドレス制御回路で待機中であることを示す外部 アドレス信号を受信する入力を更に備え、 前記装置制御回路が、前記３つのチップイネーブル入力の１つに接続されたパ イプライン・ロジックを含み、前記１つのチップイネーブル入力の前記チップイ ネーブル信号が選択された表明ロジックレベルの場合、前記外部アドレス信号を 阻止し、それによって、前記ＳＲＡＭ装置のパイプライン動作を可能とする、請 求項４に記載の同期ＳＲＡＭ装置。 １０． メモリ・アレイ、書き込みドライバ、センス増幅器、並びにＩ／Ｏ バッファを有するＳＲＡＭコアと、 前記ＳＲＡＭコア内のメモリ・アレイのアドレスを受信するアドレスレジスタ と、 前記アドレスレジスタに接続され、前記アドレスレジスタに蓄積された少なく とも１ビットのアドレス・ビットを用いて、付加的なアドレスを迅速に発生する バーストアドレス発生器と、 外部アドレスが前記アドレスレジスタにロードされる準備ができたことを示す 外部アドレス信号を受信する入力と、 チップイネーブル信号を受信する３つのチップイネーブル入力と、 前記３つのチップイネーブル入力に接続され、（１）前記同期バーストＳＲＡ Ｍ装置を選択的にイネーブル或いはディスエーブルにするタスクと、（２）前記 ３つのチップイネーブル入力の前記チップイネーブル信号のブール関数に従って 前記ＳＲＡＭ装置がイネーブルの状態の場合、前記ＳＲＡＭコアに選択的にアク セスすることを可能とするタスクとの二重タスクを実行するチップイネーブル選 択ロジックであり、前記チップイネーブル信号の前記ブール関数の結果であるＳ ＲＡＭコア・イネーブル信号を出力するチップイネーブル選択ロジックと、 前記チップイネーブル選択ロジックと前記ＳＲＡＭコアとの間に接続され、前 記ＳＲＡＭコア・イネーブル信号を一時的に蓄積するイネーブルレジスタと、 前記３つのチップイネーブル入力の少なくとも１つに接続され、前記１つのチ ップイネーブル入力で受信された１つのチップイネーブル信号が選択された表明 ロジックレベルの場合、前記外部アドレス信号を阻止し、それによって、前記同 期バーストＳＲＡＭ装置のパイプライン動作を可能とするパイプライン・ロジッ クと、を備えることから成る同期バーストＳＲＡＭ装置。 １１． 前記チップイネーブル選択ロジックが、前記３つのチップイネーブ ル入力に接続された３つの入力と、前記イネーブルレジスタに接続された１つの 出力とを有するＡＮＤゲートを備える、請求項１０に記載の同期ＳＲＡＭ装置。 １２． 前記チップイネーブル信号が、／ＣＥ、／ＣＥ２、並びに、ＣＥ２ を含み、前記ブール関数が、／ＣＥ ＡＮＤ／ＣＥ２ ＡＮＤ ＣＥ２として定義 される、請求項１０に記載の同期ＳＲＡＭ装置。